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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.14.1.3. TXイコライザーの設定
TXイコライザーの設定では、PMA TXバッファーを調整し、リンク・パフォーマンスを最適化する方法を提供します。
TXイコライザーの設定を更新するには、次の手順に従います。
- csr_txffe_coeff_load (0x45080[0]) を 1’b0 に設定します。
- TXイコライザーの係数を有効な設定に設定します。
- TXイコライザー・プリカーソル3レジスター csr_txffe_coeff_p5 (0x45084[23:18])
- TXイコライザー・プリカーソル2レジスター csr_txffe_coeff_m2 (0x45080[7:2])
- TXイコライザー・プリカーソル1レジスター csr_txffe_coeff_m1 (0x45080[13:8])
- TXイコライザー・メインカーソル・レジスター csr_txffe_coeff_0 (0x45080[20:14])
- TXイコライザー・ポストカーソル1レジスター csr_txffe_coeff_p1 (0x45080[26:21])
- TXイコライザー・ポストカーソル2レジスター csr_txffe_coeff_p2 (0x45084[5:0])
- TXイコライザー・ポストカーソル3レジスター csr_txffe_coeff_p3 (0x45084[11:6])
- TXイコライザー・ポストカーソル4レジスター csr_txffe_coeff_p4 (0x45084[17:12])
- csr_txffe_coeff_load (0x45080[0]) を 1’b1 にトグルし、1’b0 に戻します。
注: TX PMAイコライザーのパラメーターの範囲に関しては、NRZおよびPAM4モードにおけるFHTトランスミッターPMAイコライザーのパラメーターを参照してください。
表 89. メインカーソル (C0) の実際の係数値 メインカーソル (C0): レジスター 0x45080[20:14] の設定 (10進数)
実際の係数値 0 0 1 0.5 2 1 … … 82 41 83 41.5 表 90. プリカーソル (C-1) とポストカーソル (C1) の実際の係数値 プリカーソル (C-1): レジスター 0x45080[13:8]
ポストカーソル (C1): レジスター 0x45080[26:21]
の設定 (10進数)
実際の係数値 0 0 1 0.5 2 1 … … 30 15 31 15.5 32 -16 33 -15.5 … … 62 -1 63 -0.5 表 91. プリカーソル (C-2、C-3) とポストカーソル (C2、C3、C4) の実際の係数値 プリカーソル (C-2): レジスター 0x45080 [7:2]
プリカーソル (C-3): レジスター 0x45084[23:18]
ポストカーソル (C2): レジスター 0x45084[5:0]
ポストカーソル (C3): レジスター 0x45084[11:6]
ポストカーソル (C4): レジスター 0x45084[17:12]
の設定 (10進数)
実際の係数値 0 0 1 0.25 2 0.5 … … 30 7.5 31 7.75 32 -8 33 -7.75 … … 62 -0.5 63 -0.25