インテルのみ表示可能 — GUID: wli1616599173109
Ixiasoft
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3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
tx_parallel_data ビットと rx_parallel_data ビットの幅は、IPのパラメーターである PMA width および Number of PMA lanes によって決まります。次の式を使用して、tx_parallel_data または rx_parallel_data の総ビット幅を決定します。
29tx_parallel_data または rx_parallel_data の総ビット幅の計算式
tx/rx_parallel_data[(80*N*X)-1:0]
この式において
- N = PMAレーン数 (値は1から16)
- X = PMAコンフィグレーションのストリーム数。PMA width に応じて、X は 1、2、または4になります。
完全な変数の定義については、ポートおよび信号のリファレンスにおいてインターフェイス接続するポートのビットを定義する変数を参照してください。
tx/rx_parallel_data 信号には、有効なパラレル・データビットと、他の機能ビットが含まれます。機能ビットには、データ有効ビット、エラスティック・モードのTXコア・インターフェイスFIFOの書き込みイネーブルビット、RXデスキュービット、アライメント・マーカー・ビット (FECモードの場合) などがあります。これらの信号は、FPGAファブリックとFタイルの間を行き来し、同じパラレルクロックによってクロックが提供されます。このパラレルクロックは、PMAクロックまたはシステムPLLクロックにすることが可能です。
例1: 2つのPMAレーン (N=2)、8ビットPMA幅 (X=1) での合計 tx/rx_parallel_data ビット幅
tx_parallel_data [(80*2*1)-1:0] = tx_parallel_data [159:0] rx_parallel_data [(80*2*1)-1:0] = rx_parallel_data [159:0]
例2: 4つのPMAレーン (N=4)、64ビットPMA幅 (X=2) での合計 tx/rx_parallel_data ビット幅
tx_parallel_data [(80*4*2)-1:0] = tx_parallel_data [639:0] rx_parallel_data [(80*4*2)-1:0] = rx_parallel_data [639:0]
TXおよびRXのパラレル・データ・マッピング情報
PMA width が32以下の場合は、D=PMA width です。
PMA width が64または128の場合は、D=32 です。
小文字の x は、 x=0 to X-1 として定義されています。特定のレーン n および特定のストリーム x では、次の表に従いTXおよびRXのパラレルデータ情報を計算することができます。
TXパラレルデータ | MSB | LSB |
---|---|---|
エラスティック・モードのTX コアFIFOの書き込みイネーブル 30 | 79 + (80 * x) +(80 *n * X) | |
TXデータ (上位データビット) | (40 + D-1) + (80 * x) + (80 *n * X) | 40 + (80 * x) + (80 *n * X) |
TX PMAインターフェイスのデータ有効ビット 31 32 | 38 + (80 * x) + (80 *n * X) | |
TXデータ (下位データビット) | D-1 + (80 * x) + (80 *n * X) | 0 + (80 * x) +(80 *n * X) |
RXパラレルデータ | MSB | LSB |
---|---|---|
エラスティック・モードのRXコアFIFOのデータ有効 33 | 79 + (80 * x) + (80 *n * X) | |
RXデスキュー 34 | 78 + (80 * x) + (80 *n * X) | |
RXデータ (上位データビット) | (40 + D-1) + (80 * x) + (80 *n * X ) | 40 + (80 * x) + (80 *n * X) |
RX PMAインターフェイスのデータ有効ビット 29 | 38 + (80 * x) + (80 *n * X) | |
RXデータ (下位データビット) | D-1 + (80 * x) + (80 *n * X) | 0 + (80 * x) + (80 *n * X) |
TXパラレルデータ | MSB | LSB |
---|---|---|
エラスティック・モードのTXコアFIFOの書き込みイネーブル 33 | 79 + (80 *n) | |
TX PMAインターフェイスのデータ有効ビット 29 30 | 38 + (80 *n) | |
TXデータ | D-1 + (80 *n) | 0 + (80 *n) |
RXパラレルデータ | MSB | LSB |
---|---|---|
エラスティック・モードのRXコアFIFOのデータ有効 33 | 79 + (80 *n) | |
RX PMAインターフェイスのデータ有効ビット 29 | 38 + (80 *n) | |
RXデータ | D-1 + (80 *n) | 0 + (80 *n) |
TXパラレルデータ | MSB | LSB |
---|---|---|
アライメント・マーカー 35 | 77 + (80 * x) +(80 *n * X) | |
TXデータ (上位 33 ビット) | 72 + (80 * x) + (80 *n * X) | 40 + (80 * x) + (80 *n * X) |
TX PMAインターフェイスのデータ有効ビット 29 30 | 38 + (80 * x) + (80 *n * X) | |
アライメント・マーカー 33 | 37 + (80 * x) + (80 *n * X) | |
TXデータ (下位 31 ビット) | 32 + (80 * x) + (80 *n * X) | 2 + (80 * x) + (80 *n * X) |
同期ヘッド | 1 + (80 * x) + (80 *n * X) | 0 + (80 * x) + (80 *n * X) |
RXパラレルデータ | MSB | LSB |
---|---|---|
RXデスキュー 36 | 78 + (80 * x) + (80 *n * X) | |
RXデータ (上位 33 ビット) | 72 + (80 * x) + (80 *n * X) | 40 + (80 * x) + (80 *n * X) |
RX PMAインターフェイスのデータ有効ビット 29 37 | 38 | |
アライメント・マーカー 32 | 37 | |
RXデータ (下位 31 ビット) | 32 + (80 * x) + (80 *n * X) | 2 + (80 * x) + (80 *n * X) |
同期ヘッド | 1 + (80 * x) + (80 *n * X) | 0 + (80 * x) + (80 *n * X) |
セクションの内容
パラレルデータのマッピング情報
さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報
TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1)
TXパラレルデータ例: PMA幅 = 64 (X=2)
TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)