インテルのみ表示可能 — GUID: riq1602181217216
Ixiasoft
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1. Fタイルの概要
更新対象: |
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インテル® Quartus® Prime デザインスイート 23.4 |
IPバージョン 4.7.0 |
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Fタイルは、PAM4およびNRZのデュアルモード・シリアル・インターフェイス・タイルで、16個のFタイル汎用トランシーバー (FGT) PMA と4個のFタイル高速トランシーバー (FHT) PMAを含みます。Fタイルには複数のハードIPブロックが含まれており、PMAと組み合わせて使用することにより、広く利用されているシリアルプロトコルや新しいシリアルプロトコルの効率的な実装を可能にします。Fタイルは、インテルの組み込みマルチダイ・インターコネクト・ブリッジ (EMIB) テクノロジーを使用してFPGAファブリックに接続します。
機能 | 詳細 |
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利用可能なPMA数 | 最大20
各タイルでは、すべてのFHT PMAが結合されているわけではありません。 Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ を参照してください。 |
データレート範囲 | FHT:
すべてのFGT PMAが同じデータレートをサポートするわけではありません。PMAのデータレートを参照してください。 |
EMIB数 | 24 |
PCIe* ハードIPモード | 最大1つのGen4 x16、2つのGen4 x8、または4つのGen4 x4 |
イーサネット・ハードIPモード (およびそれぞれでサポートされるPMAの数) 。10GbE-1 は、1つのPMAをサポートする10GbEモードです。 | 10GbE-1、25GbE-1、40GbE-4、50GbE-2、50GbE-1、100GbE-4、100GbE-2、100GbE-1、200GbE-8、200GbE-4、200GbE-2、400GbE-8、400GbE-4。次のオプションの機能あり。
すべてのデータレートのイーサネットPCSとMACが含まれます。すべての機能がすべてのデータレートでサポートされるわけではありません。Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイドを参照してください。 |
前方誤り訂正 (FEC) およびリードソロモン FEC (RS-FEC) モード |
FタイルでサポートされるFECモードとコンプライアンス仕様を参照してください。 |