インテルのみ表示可能 — GUID: sks1627506331482
Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
インテルのみ表示可能 — GUID: sks1627506331482
Ixiasoft
3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル
PRBSジェネレーターとベリファイアーでは、PMAリンクをデバッグおよび検証する方法を提供します。
PRBSジェネレーターとベリファイアーを有効にするには、次の手順に従います。
- car_tx_clk_src_sel (0x60000[2]) を 1’b1 に設定します。
- cfg_tx_bus_take_dft (0x45804[0]) を 1’b1 に設定します。複数のレーンを使用している場合は、1’b1 をすべてのレーンに設定します。
- cfg_lane_tx_prbs_en (0x42934[0]) を 1’b1 に設定します。複数のレーンを使用している場合は、1’b1 をすべてのレーンに設定します。
- PRBSジェネレーター・パターンの cfg_lane_tx_prbs_mode (0x42934[4:1]) を指定します。複数のレーンを使用している場合は、すべてのレーンに指定します。
- cfg_lane_tx_prbs_init (0x4293C[0]) を 1’b1 に設定します。複数のレーンを使用している場合は、1’b1 をすべてのレーンに設定します。
- cfg_dft_rx_prbs_common_en (0x42930[0]) を 1’b1 に設定します。複数のレーンを使用している場合は、1’b1 をすべてのレーンに設定します。
- PRBSベリファイアー・パターンの cfg_dft_rx_prbs_sel (0x42930[4:1]) を指定します。複数のレーンを使用している場合は、すべてのレーンに指定します。
- cfg_rx_dft_data_sel (0x42930[6:5]) を 2’b00 に設定します。複数のレーンを使用している場合は、2’b00 をすべてのレーンに設定します。
- cfg_ber_symb_cnt_limit_lsb (0x428EC[31:0]) を設定します。複数のレーンを使用している場合は、すべてのレーンに指定します。
- cfg_ber_symb_cnt_limit_msb (0x428F0[31:0]) を設定します。複数のレーンを使用している場合は、すべてのレーンに指定します。
- cfg_dft_ber_count_en (0x428DC[0]) を 1’b1 に設定します。複数のレーンを使用している場合は、1’b1 をすべてのレーンに設定します。
- cfg_dft_ber_count_mode (0x428DC[2:1]) を 2’b10 に設定します。複数のレーンを使用している場合は、2’b10 をすべてのレーンに設定します。