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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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7.2.5. BERテストの実行
デバッグに向けてトランシーバー・リンクを作成したら、Channel Parameters タブからBERテストを実行することができます。
- Collection ステータステーブルで、テストするTXおよびRXチャネルのピンを選択します。
- Channel Parameters タブで、TXおよびRXチャネルのPRBSパターンを選択します。
- TX Equalization Parameters を設定します。値を入力し、Set Parameters をクリックします。値をロードするには、Get Parameters をクリックします。
- TX Channelの Start をクリックし、ハードPRBSジェネレーターを開始します。
- TX Reset FGT PMA と RX Reset FGT PMA をクリックします。このステップは、FGT PMAにのみ適用されます。
- RX Channelの Start をクリックし、ハードPRBSチェッカーを開始します。
- テストを停止するには、RX ChannelとTX Channelの Stop をクリックします。
- 異なるPRBSパターンまたはTXイコライゼーション・パラメーターを使用して別のBERテストを実行する場合は、ステップ2から7を繰り返します。
次の図は、FGT PMAのBERテスト例のセットアップと結果を示しています。
図 128. 例: FGT PMAのBERテストにおけるセットアップと結果
Status Table から、複数のチャネルにわたるパラメーターの設定、PRBSジェネレーターの開始、PRBSチェッカーの停止、またはリセットを同時に行うことができます。必要なチャネルを選択して右クリックし、Edit Parameters または Action サブメニューを選択します。
また、FHTデザインに対して、トランシーバー・ツールキットGUIでグレイコードの設定を有効または無効にすることができます。チェックボックスは最初に、ハードウェアのステータスを反映します。したがって、デザインでグレイコードを有効にしている場合は、トランシーバー・ツールキットを起動するとチェックボックスはオンになっています。
注: Edit Parameters ウィンドウで複数のチャネルのTXまたはRXイコライゼーション・パラメーターを変更したら、選択したチャネルで右クリックし、Actions ➤ Receiver または Transmitter ➤ Analog ➤ Set Parameters を選択することで、更新された値をロードする必要があります。