インテルのみ表示可能 — GUID: feb1631298758619
Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
インテルのみ表示可能 — GUID: feb1631298758619
Ixiasoft
5.8.1. Fタイル・インターフェイス・プランナー使用例
この例のデザインには、2つの25.78125Gbps NRZ PMA Direct FGT PMAレーンが含まれます。スループットは51.5625Gbpsで、システムPLLデータパス・クロック・モードを使用しています。
この例では、 Quartus® Prime開発ソフトウェアのタイル・インターフェイス・プランナー・ツールを使用する際に従う必要のある手順を示します。
- Quartus® Prime開発ソフトウェアのコンパイル・フロー・ウィンドウにある Support-Logic Generation で、Design Analysis サブステップを実行します。
- 次の図に示すように、コンパイル・フロー・ウィンドウの右側にあるタイル・インターフェイス・プランナー・ツールのアイコンをクリックし、ツールを起動します。
図 112. タイル・インターフェイス・プランナーの起動
- ツールが正常に起動したら、次の図に示すように、左側にある Flow ペインの Update Plan をクリックし、保存されているプランをロードして、タイル・インターフェイスのプランニングを開始します。
図 113. タイル・インターフェイス・プランナーでのプランの更新
- Plan タブに移動し、デザイン要素とタイルのフロアプランを表示します。次の図に示すように、任意のデザイン要素を右クリックして、その要素に対して利用可能な有効位置を右側のペインで確認し、位置の1つをダブルクリックしてIP要素を配置します。
図 114. タイル・インターフェイス・プランナーでの要素の配置
- 次の図に示すように、任意のデザイン要素を右クリックしてそれを固定し、配置を保存します。
図 115. タイル・インターフェイス・プランナーでの配置の保存
- 次の図に示すように、左側の Flow ペインにある Save Assignments をクリックし、配置を .qsf 割り当てとして保存します。
図 116. タイル・インターフェイス・プランナーでの割り当ての保存
- 次の図に示すように、Assignments タブに移動し、保存されたデザインの .qsf 割り当てを確認します。
図 117. タイル・インターフェイス・プランナーでの割り当ての表示