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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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7.2.6. アイビューアーでのテストの実行
トランシーバー・ツールキットは、 Agilex™ 7 Fタイルデバイスの内部アイ測定をサポートします。Channel Parameters ペインにある各 RX Channel タブのEye Viewerセクションでは、アイの測定テストをセットアップして実行することができます。
注: このツールキットは2Dでのアイプロットをサポートしていません。Eye Height と Eye Width の値で結果を報告します。
- 測定を行う Eye Width または Eye Height、もしくはその両方を選択します。
- Bit Error Rate to measure Eye Width および Bit Error Rate to measure Eye Height を次の図のように設定します。有効なビット・エラー・レートの範囲は 1.0E-1 から 1.0E-12 です。NRZのデフォルトのビット・エラー・レートは 1.0E-12、PAM4では 1.0E-4 です。
図 129. BERおよびアイ測定に向けたオプションの設定
- 結果をCSV形式で保存するファイルパスを指定します。
- Start Eye Viewer をクリックします。アイの測定を開始する前に、RXチャネルがデータを受信していることを確認します。
測定が完了すると、次の図のように、アイの高さと幅の結果が表示されます。FGT NRZ信号の場合、Eye Center-to-top (Middle) と Eye Center-to-bottom (Middle) の値はアイの中心を基準にしています。アイの中心からアイの上部までの測定値は正の値です。アイの中心からアイの下部までの測定値は負の値です。Middle Eye Height は、Eye Center-to-top (Middle) から Eye Center-to-bottom (Middle) を引いて計算されます。アイの幅はUIと秒の単位で報告されます。PAM4信号の場合は、3つのアイの高さが表示されます。上、中央、下のアイの Eye Center-to-top と Eye Center-to-bottom の値は、中央のアイの中心を基準にしています。中央のアイの中心より上の測定値は正の値です。下側の測定値は負の値です。Eye Height は、Eye Center-to-top から Eye Center-to-bottom を引いて計算されます。負の Eye Height の値は、アイが閉じていることを意味します。3つのアイのうち、ワーストケースのアイの幅のみが表示されます。
図 130. FGT NRZのアイの高さと幅の結果
図 131. FGT PAM4のアイの高さと幅の結果