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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース
推奨される接続とソースには、推奨される tx/rx_coreclkin の接続と、tx/rx_clkout および tx/rx_clkout2 のソースが、データパスのクロックモードと倍幅転送の選択に基づき示されています。
データパスのクロックモード | コア・インターフェイスFIFOのモード | TX/RXの倍幅転送を有効にしている | 推奨される tx/rx_coreclkin 接続 | 推奨される tx/rx_clkout または tx/rx_clkout2 のソース | tx/rx_clkout2 の場合の分周係数 |
---|---|---|---|---|---|
PMA | PC | いいえ | tx/rx_clkout | ワード/ボンディング・クロック | 該当なし |
はい | tx/rx_clkout2 | ワード/ボンディング・クロック | 2 | ||
エラスティック | はい | tx/rx_clkout2 またはユーザーからの他のクロックソース | ワード/ボンディング・クロック/ユーザークロック1または2 | 2 | |
いいえ | tx/rx_clkout またはユーザーからの他のクロックソース | ワード/ボンディング・クロック/ユーザークロック1または2 | 該当なし | ||
システムPLL | PC | いいえ | tx/rx_clkout | Sys PLL clock | 該当なし |
はい | tx/rx_clkout | Sys PLL clock Div2 | 該当なし |
- システムPLLクロックモードを使用している場合は、tx_clkout と rx_clkout はいずれも、tx_coreclkin と rx_coreclkin にクロックを提供することができます。
-
PMAクロックモードを使用している場合は、tx_cllkout/2 で tx_coreclkin にクロックを提供する必要があります。rx_clkout/2 では、rx_coreclkin にクロックを提供する必要があります。PMAクロックモードのこの要件の唯一の例外は、TXとRXが同じリファレンス・クロック・ソースを共有している (つまり、PPMの差が0である) チップツーチップのアプリケーションの場合で、tx_clkout または rx_clkout で tx_coreclkin と rx_coreclkin の両方にクロックを提供することができます。