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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.12.2. FGT PMAの設定
RXのオンチップ終端
set_instance_assignment -name HSSI_PARAMETER "rx_onchip_termination=<parameter_value>" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
例えば、次のようになります。
set_instance_assignment -name HSSI_PARAMETER "rx_onchip_termination=RX_ONCHIP_TERMINATION_R_2" -to rx_serial_data[0] -entity top
次のパラメーターの値が可能です。
- RX_ONCHIP_TERMINATION_R_1: 85Ω
- RX_ONCHIP_TERMINATION_R_2: 100Ω
RXのACカップリング
set_instance_assignment -name HSSI_PARAMETER "rx_ac_couple_enable=<parameter_value>" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
例えば、次のようになります。
set_instance_assignment -name HSSI_PARAMETER "rx_ac_couple_enable=ENABLE" -to rx_serial_data[0] -entity top
次のパラメーターの値が可能です。
-
ENABLE: オンボードのACカップリング・コンデンサーを使用する場合
-
DISABLE: オンボードのACカップリング・コンデンサーを使用しない場合
TXのイコライゼーション
set_instance_assignment -name HSSI_PARAMETER "txeq=<parameter_value>" -to <TX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
次のパラメーターの値が可能です。
- main_tap: 0から55
- pre_tap_1: 0から15
- pre_tap_2: 0から7
- post_tap: 0から19
例えば、次のようになります。
set_instance_assignment -name HSSI_PARAMETER "txeq_main_tap=35" -to tx_serial_data[0] -entity top
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_1=5" -to tx_serial_data[0] -entity top
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_2=0" -to tx_serial_data[0] -entity top
set_instance_assignment -name HSSI_PARAMETER "txeq_post_tap_1=0" -to tx_serial_data[0] -entity top
手動チューニング
RX自動アダプテーションのバイパス
set_instance_assignment -name HSSI_PARAMETER "flux_mode=FLUX_MODE_BYPASS" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
set_instance_assignment -name HSSI_PARAMETER "rx_adapt_mode=RX_ADAPT_MODE_STATIC_EQ" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
RX手動イコライゼーション
- VGA
set_instance_assignment -name HSSI_PARAMETER "rxeq_vga_gain=<parameter_value>" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
有効なパラメーターの値は0から63です。
- 高周波ブースト
set_instance_assignment -name HSSI_PARAMETER "rxeq_hf_boost =<parameter_value>" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
有効なパラメーターの値は0から63です。
- DFEタップ1
set_instance_assignment -name HSSI_PARAMETER "rxeq_dfe_data_tap_1=<parameter_value>" -to <RX_SERIAL_PIN> -entity <TOP_LEVEL_NAME>
有効なパラメーターの値は0から63です。
VSRは、挿入損失が10dB未満の場合に設定され、RX自動アダプテーションは23Gbps以上のNRZまたはすべてのPAM4レートでオンになります。
-
挿入損失が8dB未満の場合
set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_LOW_LOSS" -to <RX_SERIAL_PIN> -entity < TOP_LEVEL_NAME>
-
挿入損失が8dBより大きく、10dBよりも小さい場合
set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_HIGH_LOSS" -to <RX_SERIAL_PIN> -entity < TOP_LEVEL_NAME>
-
それ以外の場合は、 Quartus® Prime プロ・エディションにより、デフォルトで VSR_MODE_DISABLE が23Gbps未満のレートに対して設定されます。このレートにVSRは必要ありません。