インテルのみ表示可能 — GUID: ixt1660929740390
Ixiasoft
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3.5.2.1. SATAプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報
- PMA電気的アイドル機能
- スケルチ検出機能
- 信号検出機能
これらの機能の最終的なサポートは、 Quartus® Prime プロ・エディションの今後のバージョンで予定されています。
1つのPMAレーンでSATAが選択されている場合、tx_parallel_data バス幅は 80ビット・インターフェイスから76ビット・インターフェイスに縮小します。PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピングで示されている合計 tx_parallel_data バスを計算する式は有効ですが、インターフェイス・バス幅が80ビットから76ビットに縮小されます。上位4ビットは fgt_tx_pma_elecidle バス信号にコンフィグレーションされます。rx_parallel_data バス幅に変更はありません。
SATAの合計 tx_parallel_data ビット幅の計算式
tx_parallel_data[(76*N)-1:0]
fgt_tx_pma_elecidle [(4*N)-1:0]
この式において
- N = PMAレーン数 (値は1から16)
完全な変数の定義については、ポートおよび信号のリファレンスにおいてインターフェイス接続するポートのビットを定義する変数を参照してください。
例1: 1 SATA リンク (N=1)、32ビットPMA幅での合計 tx_parallel_data ビット幅
tx_parallel_data [(76*1)-1:0] = tx_parallel_data [75:0], fgt_tx_pma_elecidle [3:0]
例2: 2 SATA リンク (N=2)、32ビットPMA幅での合計 tx_parallel_data ビット幅
tx_parallel_data [(76*2)-1:0] = tx_parallel_data [151:0], fgt_tx_pma_elecidle [7:0]
PMAのコンフィグレーション | ビット | TXパラレルデータ | RXパラレルデータ |
---|---|---|---|
FGT PMA幅 = 8、10、16、20、32 単一幅 SATA (1 PMAレーン [N=1]、PMA幅 ≤ 32) |
75 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | 変更なし。TXおよびRXのパラレル・データ・マッピング情報 (PMAレーン、N = 1) で同じPMAのコンフィグレーションを参照してください。 |
35 | TX PMAインターフェイスのデータ有効 | ||
[D-1]:0 | TXデータ | ||
FGT PMA幅 = 8、10、16、20、32 倍幅 SATA (1 PMA レーン [N=1]、PMA幅 ≤ 32) |
75 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | 変更なし。TXおよびRXのパラレル・データ・マッピング情報 (PMAレーン、N = 1) で同じPMAのコンフィグレーションを参照してください。 |
[D -1 + 36]:36 | TXデータ (上位データビット) | ||
35 | TX PMAインターフェイスのデータ有効 | ||
[D -1]:0 | TXデータ (下位データビット) | ||
RS-FECは有効、N = FECレーン数、X = FECストリーム・インデックス = (0:N-1) | |||
FGT PMA幅 = 32 倍幅 SATA (1 PMAレーン [N=1]、PMA幅 = 32) |
74 | TXデスキュービット | 変更なし。TXおよびRXのパラレル・データ・マッピング情報 (PMAレーン数 N = 1) で同じPMAのコンフィグレーションを参照してください。 |
73 | TXアライメント・マーカー | ||
68:36 | TXデータ (上位33ビット) | ||
35 | TX PMAインターフェイスのデータ有効ビット | ||
32:2 | TXデータ (下位31ビット) | ||
1:0 | 同期ヘッド |