インテルのみ表示可能 — GUID: dzk1615854161921
Ixiasoft
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5.1. Fタイル PMA/FEC Direct PHYデザインの実装
このデザインの実装には、 Quartus® Prime プロ・エディションのIP Catalogより入手可能な次のIPが必要です。
- F-Tile PMA/FEC Direct PHY Intel® FPGA IP
- F-Tile Reference and System PLL Clocks Intel® FPGA IP
F-Tile PMA/FEC Direct PHY Intel® FPGA IPは、PMAおよびFECの直接実装における主要なIPコンポーネントです。このIPは、FGTとFHTの両方のFタイルPMAブロック機能への直接アクセスを提供します。
プロトコルの実装にIPをカスタマイズしてインスタンス化するには、 Quartus® Primeのパラメーター・エディターからF-Tile PMA/FEC Direct PHY Intel® FPGA IPのパラメーター値を指定し、IPのRTLとサポートファイルを生成します。
IPインスタンスで生成されるトップレベル・ファイルには、そのコンフィグレーションで利用可能なすべてのポートが含まれています。これらのポートを使用して、F-Tile PMA/FEC Direct PHY Intel® FPGA IPをデザインの他のIPコンポーネントに接続します。これには、F-Tile Reference and System PLL Clocks Intel® FPGA IPのそれぞれのリファレンス・クロック・ピンおよびシステムPLLクロック出力、TXおよびRXパラレル・データ・ポート、TXおよびRXシリアル・データ・ピンへの接続が含まれます。
FタイルPMA/FEC Direct PHYデザインのIPの接続は、FタイルPMA/FEC Direct PHYデザインに必要なIPデザインブロック間の接続を示しています。この図は、F-Tile Reference and System PLL Clocks Intel® FPGA IP、ソフト・リセット・コントローラー (Design Analysis 実行後に自動的にインスタンス化される)、およびパラレル・データ・バスに向かうユーザー提供MAC/PCS IPコアとF-Tile PMA/FEC Direct PHY Intel® FPGA IPの接続を表しています。
次に示されている項では、デザインのPHY IPのパラメーター化、接続、シミュレーション、およびタイル配置のプランニングについて説明しています。