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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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7.3. トランシーバー・ツールキットのパラメーター設定
次の表は、トランシーバー・ツールキットのパラメーターの設定について説明しています。
パラメーター | 詳細 | 制御ペイン | |
---|---|---|---|
Auto refresh RX CDR status | このオプションを有効にすると、RX CDRのステータスがリアルタイムで更新されます。 | Receiverペイン | |
Auto refresh RX PMA settings | このオプションを有効にすると、FGT PMAのRXイコライゼーション設定がリアルタイムで更新されます。 | Receiverペイン | |
Auto refresh TX Status | このオプションを有効にすると、TX PLLのロックステータスがリアルタイムで更新されます。 | Transmitterペイン | |
Bit error rate (BER) | チェッカーの最後のリセット以降の、エラーの数をテストされたビットで割った値を報告します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 | Receiverペイン | |
Clear Stats | 現在のテストされたビット数、エラービット数、およびBERをクリアします。 | Receiverペイン | |
Hard PRBS checker running | Not Running: チェッカーは停止しています。 Running: チェッカーでチェックが行われており、データパターンはロックされています。 |
Receiverペイン | |
Hard PRBS generator running | Not Running: ジェネレーターは停止しています。 Running: ジェネレーターはパターンを送信しています。 |
Transmitterペイン | |
Inject Error | トランスミッターのPRBSパターンにビット・エラーを挿入します。 | Transmitterペイン | |
Line encoding | シリアルデータに使用する変調タイプを指定します。 | TransmitterおよびReceiverペイン | |
Loopback mode | ループバック・モードを選択します。利用可能なオプションは次のとおりです。
|
TransmitterおよびReceiverペイン | |
Number of bits tested | チェッカーの最後のリセット以降にテストされたビット数を指定します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 | Receiverペイン | |
Number of error bits | チェッカーの最後のリセット以降に発生したエラービット数を指定します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 | Receiverペイン | |
PRBS locked | Locked: PRBSチェッカーが受信PRBSパターンにロックされていることを示します。 Not Locked: PRBSチェッカーが受信PRBSパターンにロックされていないことを示します。 |
Receiverペイン | |
PRBS pattern | ビット・エラー・テストのテストパターンを選択します。 | TransmitterおよびReceiverペイン | |
RX CDR locked to ref clock | Locked: レシーバーCDRがリファレンスへのロック (LTR) モードであることを示します。 Not Locked: レシーバーCDRがリファレンス・クロックにロックされていないことを示します。 Don't Care: レシーバーCDRがLTDモードです。 |
Receiverペイン | |
RX CDR locked to data | Locked: レシーバーCDRがデータへのロック (LTD) モードであることを示します。 Not Locked: レシーバーCDRが着信データにロックされていないことを示します。 |
Receiverペイン | |
RX Enable Gray Code | PAM4専用のグレイ・コーディングを有効にします。 | Receiverペイン | |
RX PMA Settings | RXイコライゼーションの設定。 | Receiverペイン | |
RX Polarity Inversion | RXの極性反転を有効にします。 | Receiverペイン | |
RX Ready | Ready: RXチャネルはリセットを終了しており、CDRがデータにロックされています。 Not Ready: RXチャネルがリセットに入っている、もしくはCDRがデータにロックされていません。 |
Receiverペイン | |
RX Reset FGT PMA | FGT RXデータパスをリセットします。
注: 1つのチャネルのRXリセットをクリックすると、同じF-Tile PMA/FEC Direct PHY Intel® FPGA IPインスタンスのすべてのRXチャネルがリセットされます。
|
Receiverペイン | |
High Frequency VGA Gain | RX EQ VGAゲイン値のオプション (1.0刻みのインクリメント)。 | Receiverペイン | |
High Frequency Boost | RX EQの高周波ブースト値のオプション (1.0刻みのインクリメント)。 | Receiverペイン | |
DFE Data Tap1 | RX EQ DFEデータのタップ1の値のオプション (1.0刻みのインクリメント)。 | Receiverペイン | |
Auto refresh RX PMA settings above | このオプションを有効にすると、RX PMAの設定がリアルタイムで自動的に更新されます。 | Receiverペイン | |
Save Eye data as CSV | アイビューアーのデータを保存するファイルパスを設定します。 | Receiverペイン | |
Eye Width | このオプションを有効にして、アイの幅を測定します。 | Receiverペイン | |
Eye Height | このオプションを有効にして、アイの高さを測定します。 | Receiverペイン | |
Bit error rate to measure Eye Height | アイの高さを測定するビット・ エラー・レートを設定します。 | Receiverペイン | |
Bit error rate to measure Eye Width | アイの幅を測定するビット・ エラー・レートを設定します。 | Receiverペイン | |
Start Eye Viewer | アイビューアーでの測定を開始します。 | Receiverペイン | |
Eye Height (VBCM) | このオプションを有効にすると、VBCMデータでアイの高さを測定します。 | Receiverペイン | |
Eye Width (VBCM) | このオプションを有効にすると、VBCMデータでアイの幅を測定します (FGT PMAのみ)。 | Receiverペイン | |
Bit error rate for Eye Height | アイの高さを測定するビット・ エラー・レートを設定します。 | Receiverペイン | |
Bit error rate for Eye Width | アイの幅を測定するビット・ エラー・レートを設定します (FGT PMAのみ)。 | Receiverペイン | |
Export VBCM data to XLSX | VBCMデータを設定されている作業ディレクトリーにエクスポートします。 | Receiverペイン | |
Start | チャネルでパターン・ジェネレーターまたはチェッカーを開始し、着信データを確認します。 | TransmitterおよびReceiverペイン | |
Stop | パターンの生成とチャネルのテストを停止します。 | TransmitterおよびReceiverペイン | |
TX Enable Gray Code | PAM4専用のグレイ・コーディングを有効にします。 | Transmitterペイン | |
TX Equalization Parameters | FGT 47 | FHT 48 49 | TransmitterおよびReceiverペイン |
Post_tap_1 Main_tap Pre_tap_1 Pre_tap_2 |
C-3: プリカーソル3 C-2: プリカーソル2 C-1: プリカーソル1 C0: メインカーソル C+1: ポストカーソル1 C+2: ポストカーソル2 C+3: ポストカーソル3 C+4: ポストカーソル4 |
||
TX PLL Locked | Locked: TX PLLがリファレンス・クロックにロックされていることを示します。 | Transmitterペイン | |
TX Polarity Inversion | TXの極性反転を有効にします。 | Transmitterペイン | |
TX Reset FGT PMA | FGT TX PMAデータパスをリセットします。
注: 1つのチャネルのTXリセットをクリックすると、同じF-Tile PMA/FEC Direct PHY Intel® FPGA IPインスタンスのすべてのTXチャネルがリセットされます。
|
Transmitterペイン |
関連情報
47 有効な設定については、F-Tile TX Equalizer Tool を参照してください。
48 有効な設定については、FHT PMAのアーキテクチャーを参照してください。
49 内部シリアル・ループバックが有効になっている場合は、TX Equalization Parametersはデフォルトの値に設定されます。