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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
F-Tile PMA/FEC Direct PHY Intel® FPGA IPをインスタンス化するには、次の手順に従います。
- ターゲットのデバイスファミリーを指定します。Assignments > Device をクリックし、Agilex AGIB027R29A2E2V を選択します。
- IP Catalogが開いていない場合は、 Quartus® Prime開発ソフトウェアで View > IP Catalog をクリックします。
- IP Catalogの検索フィールドに f-tile pma と入力し、 F-Tile PMA/FEC Direct PHY Intel® FPGA IP をダブルクリックします。
図 97. IP CatalogのF-Tile PMA/FEC Direct PHY Intel® FPGA IP
- パラメーター・エディターでオプションの値を指定し、プロトコルの実装に向けて F-Tile PMA/FEC Direct PHY Intel® FPGA IPをコンフィグレーションします。
オプションで、一連の Presets から FGT_NRZ_50G_2_PMA_Lanes_Custom_Cadence_ED を指定し、これらのデフォルトのパラメーター値を適用することができます。パラメーター化の際は、PMA Directチャネルをインスタンス化します。利用可能なパラメーター・エディターのオプションは、チャネル要件を反映しています。
- パラメーター化が完了したら、パラメーター・エディターの Generate HDL ボタンをクリックし、IPインスタンスとサポートファイルを生成します。Simulation では、Create simulation model に Verilog、および VCS* または ModelSim* を選択します。45
図 98. シミュレーションのオプション
- Generate ボタンをクリックします。IPバリエーションのRTLとサポートファイルが仕様に基づき生成され、 Quartus® Primeプロジェクトに追加されます。
IPインスタンスで生成されるトップレベル・ファイルには、そのコンフィグレーションで利用可能なすべてのポートが含まれています。これらのポートを使用して、F-Tile PMA/FEC Direct PHY Intel® FPGA IPをデザインの他のIPコアに接続します。詳細は、FタイルPMA/FEC Direct PHYデザインのIPの接続 で説明しています。