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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL接続例
次の例は、2レーンのFGT PMAチャネルの実装におけるRTL接続を示しています。
reconfig_pdb_address および reconfig_xcvr_address アドレスバスの幅は次のとおりです。
[14:0] reconfig_pdp_address, [18:0] reconfig_xcvr_address,データパスおよびPMAインターフェイスのアドレス・パラメーターは、デザインファイルで次のように設定します。
parameter pdp_addr_width = 15, parameter xcvr_addr_width = 19,
注: F-Tile PMA/FEC Direct PHY Intel® FPGA IPでは、データパスおよびPMAの両方のリコンフィグレーション・アドレス・バス・インターフェイスにワードのアドレス指定形式を使用します。JTAG to Avalon® Master Bridge Intel FPGA IPでは、バイトのアドレス指定形式を使用します。したがって、ワードアドレス指定形式とバイトアドレス指定形式の変換を処理する必要があります。それには、リコンフィグレーション・アドレス・バスを2ビットシフトします。次に例を示します。
データパス・リコンフィグレーション・インターフェイスの接続例
.reconfig_pdp_clk ( 100MHz ), .reconfig_pdp_reset ( reconfig_reset ), .reconfig_pdp_write ( pdb_write_bridge ), .reconfig_pdp_read ( pdb_read_bridge ), .reconfig_pdp_address ( pdb_address_bridge [pdp_addr_width + 1: 2]), .reconfig_pdp_byteenable ( pdb_byteenable_bridge ), .reconfig_pdp_writedata ( pdb_writedata_bridge ), .reconfig_pdp_readdata ( pdb_readdata_bridge ), .reconfig_pdp_readdatavalid ( pdb_readdatavalid_bridge ), .reconfig_pdp_waitrequest ( pdb_waitrequest_bridge )
PMAリコンフィグレーション・インターフェイスの接続例
.reconfig_xcvr_clk ( 100MHz ), .reconfig_xcvr_reset ( reconfig_reset ), .reconfig_xcvr_write ( xcvr_write_bridge ), .reconfig_xcvr_read ( xcvr_write_bridge ), .reconfig_xcvr_address ( xcvr_address_bridge [xcvr_addr_width + 1: 2]), .reconfig_xcvr_byteenable ( xcvr_byteenable_bridge ), .reconfig_xcvr_writedata ( xcvr_writedata_bridge ), .reconfig_xcvr_readdata ( xcvr_readdata_bridge ), .reconfig_xcvr_readdatavalid ( xcvr_readdatavalid_bridge ), .reconfig_xcvr_waitrequest ( xcvr_waitrequest_bridge )