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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.4.1.1. FHTのリファレンス・クロック・ネットワーク
FHT PMAには、2つのリファレンス・クロック (refclk[0]、refclk[1]) があります。これらはどちらも、4つのFHT PMAからアクセスすることができます。refclk[0] と refclk[1] は、異なる周波数にすることができます。周波数の範囲は100から200MHzで、連続範囲になります。
FHTのリファレンス・クロック・ネットワークに示すように、FHTには6つのPLLがあります。
- 2つの共通PLL (4つのレーンすべてに接続している): PLL A、PLL B
- 4つのレーン PLL (4レーンすべてに対してレーンごとに1つのPLL): TX PLL
パフォーマンスを最適化するため、FHTには、共通PLLとレーンPLLの間にカスケードされているPLLスキームがあり、共通PLLでよりクリーンなクロックをレーンPLLに提供します。
- 共通PLLおよびレーンPLLは、整数モードとフラクショナル・モードをサポートします。ただし、対応するレーンPLLがフラクショナル・モードの場合は、共通PLLをフラクショナル・モードにすることはできません。次の表を参照してください。
- 共通PLLの1つでマイクロコントローラーを駆動します。この共通PLLを駆動するリファレンス・クロックは、Fタイルの動作全体にわたって提供され、安定している必要があります。
- 共通PLLでは、2つのクロック周波数 (100および156.25MHz) を生成します。これらは、レーンPLLに向かいます。この2つのうちの1つを選択し、レーンPLL を駆動する必要があります。
レーンPLLのモード | 対応する共通PLLのモード | サポートの有無 |
---|---|---|
整数 | 整数 | サポートされる |
整数 | フラクショナル | サポートされる |
フラクショナル | 整数 | サポートされる |
フラクショナル | フラクショナル | サポートされない |
図 49. FHTのリファレンス・クロック・ネットワーク
FHTのリファレンス・クロック | 方向 | アクセス可能なFHT PMA | システムPLLにアクセス可能か |
---|---|---|---|
refclk[0] | 入力 | FHT0、FHT1、FHT2、FHT3 | いいえ |
refclk[1] | 入力 | FHT0、FHT1、FHT2、FHT3 | いいえ |