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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
次のデータは、FEC Directモードで X=2 の場合に当てはまります。N はPMAレーンの数を示します。特定の N では、n は0から N-1 になります。N はFGTの場合は最大8、FHTの場合は最大4にすることができ、PMAレーンの数に応じて変化します。Enable Double width transfer は有効 = 1 です。完全な変数の定義については、ポートおよび信号のリファレンスにおいてインターフェイス接続するポートのビットを定義する変数を参照してください。
ビット | n-0 の場合のTXパラレルデータ | ビット | n=1 の場合のTXパラレルデータ | .. | ビット | n=7 の場合のTXパラレルデータ | ||
2番目のストリーム | 157 | TXアライメント・マーカー | 317 | TXアライメント・マーカー | 1277 | TXアライメント・マーカー | ||
152:120 | TXデータ (上位33ビット) | 312:280 | TXデータ (上位33ビット) | 1272:1240 | TXデータ (上位33ビット) | |||
118 | TX PMAインターフェイスのデータ有効ビット | 278 | TX PMAインターフェイスのデータ有効ビット | .. | 1238 | TX PMAインターフェイスのデータ有効ビット | ||
117 | TXアライメント・マーカー | 277 | TXアライメント・マーカー | 1237 | TXアライメント・マーカー | |||
112:82 | TXデータ (下位31ビット) | 272:242 | TXデータ (下位31ビット) | 1232:1202 | TXデータ (下位31ビット) | |||
81:80 | 同期ヘッド | 241:240 |
同期ヘッド |
1201:1200 | 同期ヘッド | |||
最初のストリーム | 77 | TXアライメント・マーカー | 237 | TXアライメント・マーカー | 1197 | TXアライメント・マーカー | ||
72:40 |
TXデータ (上位33ビット) | 232:200 | TXデータ (上位33ビット) | 1192:1160 | TXデータ (上位33ビット) | |||
38 | TX PMAインターフェイスのデータ有効ビット | 198 | TX PMAインターフェイスのデータ有効ビット | .. | 1158 | TX PMAインターフェイスのデータ有効ビット | ||
37 | TXアライメント・マーカー | 197 | TXアライメント・マーカー | 1157 | TXアライメント・マーカー | |||
32:2 | TXデータ (下位31ビット) | 192:162 | TXデータ (下位31ビット) | 1152:1122 | TXデータ (下位31ビット) | |||
1:0 | 同期ヘッド | 161:160 | 同期ヘッド | 1121:1120 | 同期ヘッド |