インテルのみ表示可能 — GUID: yrt1632169781855
Ixiasoft
インテルのみ表示可能 — GUID: yrt1632169781855
Ixiasoft
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
RS-FEC Directのデザインをインスタンス化するには、F-Tile Reference and System PLL Clocks Intel FPGA IPのインスタンス化 のセクションに記載されている手順に従います。PMAデータパスのパラメーター化に加えて、RS-FEC Directのデザインでは、前方誤り訂正の RS-FECモードを、NRZまたはPAM4のデザイン・コンフィグレーションで有効にすることができます。
F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECオプションは、FECのアーキテクチャー のセクションで指定されているRS-FECモードをサポートします。F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECモードの包括的なリストに関しては、FタイルでサポートされるFECモードとコンプライアンス仕様を参照してください。さらに、FECの配置規則 のセクションで、RS-FEC Directのデザインをコンフィグレーションする際に従う規則を確認します。
次の図に示すように、F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECタブで Enable RS-FEC を選択し、FECとともにデザインをコンフィグレーションします。
デザインのRS-FECモードとデータレートに基づき、PMA parallel clock frequency を調整し、それに応じて System PLL frequency を選択します。F-Tile PMA/FEC Direct PHY Intel® FPGA IP で選択している System PLL frequency が、F-Tile Reference and System PLL Clocks Intel® FPGA IPのリファレンス・クロック周波数と一致していることを確認します。
RS-FECのデザインで有効にできるオプションはほかにもあります。ループバックを有効にするには、Enable RS-FEC loopback オプションを選択します。Enable RS-FEC data interleave pattern オプションを有効にすることもできます。このオプションを有効にすると、RS-FECのレーンは、各物理レーンで 64/80 ビットずつビット・インターリーブされます。デフォルト値は Off です。
デザインでRS-FECの機能を有効にすると、TXおよびRXのデスキューロジックが有効になります。TXおよびRXデータパスのデスキューロジックの詳細については、デスキューロジック のセクションを参照してください。
FEC Directのデザインでは、リセットシーケンス時に、tx_am_gen_start がアサートされたらアライメント・マーカーの送信を開始し、2つのアライメント・マーカーが送信されたら tx_am_gen_2x_ack をアサートします。tx_am_gen_start はリセットシーケンスの一部として、tx_ready がアサートされる前にHighになります。さらに、FEC Directモードでは、TXデータの有効信号を tx_cadence 信号でペーシングすることができます。
例えば、100G FEC Directのデザインでは、アライメント・マーカー (AM) サイクルは81920クロックサイクルで、AMパルス幅は5クロックサイクル幅です。さらに、TXデータはスクランブル解除されます。FEC Directのデザインがロックまたはアライメントされない場合、RXデータは0になります。
FECモード | AMパルス幅 (IPインターフェイスでのサイクル数) |
---|---|
25G | 4 |
50G | 2 |
100G | 5 |
128GFC、200G、400G | 2 |
32GFC | 1 |
64GFC | 2 |
FECが200Gまたは400Gのバリアントモードでコンフィグレーションされている場合は、データのスクランブルまたはスクランブル解除を行わないでください。これはRS-FECハードIPによって行われます。他のFECのコンフィグレーション (25G、50G、100Gなど) ではすべて、入力データのスクランブルと出力データのスクランブル解除を行う必要があります。