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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
信号名 | クロックドメイン/リセット | 方向 | 詳細 |
---|---|---|---|
reconfig_pdp_clk | Clock | 入力 | リコンフィグレーション・インターフェイス・クロック インテル では、このクロックには100から250MHzの周波数を推奨しています。 |
reconfig_pdp_reset | reconfig_pdp_clk | 入力 | リコンフィグレーション・インターフェイス・リセット |
reconfig_pdp_address[13+K d :0] | reconfig_pdp_clk | 入力 | リコンフィグレーション・インターフェイス・アドレス。ワードアドレス。EMIBコアのアダプターとソフトCSRレジスターでは、Fタイルのデータパス Avalon® メモリーマップド16ビット・アドレスの未使用スペースを使用します。Kd の値に関しては、データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビットを参照してください。 |
reconfig_pdp_byteenable [3:0] | reconfig_pdp_clk | 入力 | バイト・イネーブル。byteenable[3:0] が 4’b1111 の場合は、32 ビットのDワードアクセスが想定されています。それ以外の場合はバイトアクセスを使用します。 |
reconfig_pdp_write | reconfig_pdp_clk | 入力 | リコンフィグレーション書き込み |
reconfig_pdp_read | reconfig_pdp_clk | 入力 | リコンフィグレーション読み出し |
reconfig_pdp_writedata [31:0] | reconfig_pdp_clk | 入力 | リコンフィグレーション書き込みデータ |
reconfig_pdp_readdata [31:0] | reconfig_pdp_clk | 出力 | リコンフィグレーション読み出しデータ |
reconfig_pdp_waitrequest | reconfig_pdp_clk | 出力 | リコンフィグレーション待機要求 |
reconfig_pdp_readdatavalid | reconfig_pdp_clk | 出力 | リコンフィグレーション読み出しデータのValid。オプションのポートで、ポートがパラメーター・エディターで有効になっている場合に使用できます。 |
信号名 | クロックドメイン/リセット | 方向 | 詳細 |
---|---|---|---|
reconfig_pdp<n>_clk | Clock | 入力 | リコンフィグレーション・インターフェイス・クロック インテル では、このクロックには100から250MHzの周波数を推奨しています。 |
reconfig_pdp<n>_reset_st<n> | reconfig_pdp<n>_clk | 入力 | リコンフィグレーション・インターフェイス・リセット |
reconfig_pdp<n>_address[13:0] | reconfig_pdp<n>_clk | 入力 | リコンフィグレーション・インターフェイス・アドレス。EMIBコアのアダプターとソフトCSRレジスターでは、Fタイルのデータパス Avalon® メモリーマップド16ビット・アドレスの未使用スペースを使用します。ソフトCSRは、単一のシステムIPの _pdp0_ インターフェイスにのみ存在します。 |
reconfig_pdp<n>_byteenable [3:0] | reconfig_pdp<n>_clk | 入力 | バイト・イネーブル。byteenable[3:0] が 4’b1111 の場合は、32ビットのDワードアクセスを使用します。それ以外の場合はバイトアクセスを使用します。 |
reconfig_pdp<n>_write_st | reconfig_pdp<n>_clk | 入力 | リコンフィグレーション書き込み |
reconfig_pdp<n>_read_st | reconfig_pdp<n>_clk | 入力 | リコンフィグレーション読み出し |
reconfig_pdp<n>_writedata[31:0] | reconfig_pdp<n>_clk | 入力 | リコンフィグレーション書き込みデータ |
reconfig_pdp<n>_readdata[31:0] | reconfig_pdp<n>_clk | 出力 | リコンフィグレーション読み出しデータ |
reconfig_pdp<n>_waitrequest | reconfig_pdp<n>_clk | 出力 | リコンフィグレーション待機要求 |
reconfig_pdp<n>_readdatavalid | reconfig_pdp<n>_clk | 出力 | リコンフィグレーション読み出しデータのValid。オプションのポートで、ポートがGUIで有効になっている場合に使用できます。 |