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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン
F-Tile Reference and System PLL Clocks Intel® FPGA IPを正しく使用するには、次のガイドラインに従う必要があります。
- F-Tile Reference and System PLL Clocks Intel® FPGA IPはかならず、F-Tile PMA/FEC Direct PHY Intel® FPGA IPまたはプロトコルIPに接続する必要があります。F-Tile Reference and System PLL Clocks Intel® FPGA IPをスタンドアロンIPとしてコンパイルまたはシミュレーションすることはできません。
- システムPLLリファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、デバイスの動作時に常に提供されている必要があり、切断しないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。システムPLLリファレンス・クロックを一時的に喪失すると、最初のデバイス・リコンフィグレーションを試みた際に失敗することがあります。これが発生した場合は、2回目のデバイス・リコンフィグレーションを試みてください。
- F-Tile Reference and System PLL Clocks Intel® FPGA IPのリファレンス・クロックとシステムPLL出力ポートは、 F-Tile Reference and System PLL Clocks Intel® FPGA IPとF-Tile PMA/FEC Direct PHY Intel® FPGA IPの間のポート接続ガイドラインで示されるように、F-Tile PMA/FEC Direct PHY Intel® FPGA IPの入力に接続する必要があります。または、プロトコル IP に接続します。
- F-Tile Reference and System PLL Clocks Intel® FPGA IPで指定されているリファレンス・クロックおよびシステムPLLの周波数が、F-Tile PMA/FEC Direct PHY Intel® FPGA IPまたはプロトコルIPで指定されているリファレンス・クロックおよびシステムPLLの周波数と一致していることを確認する必要があります。周波数が一致していない場合は、 Quartus® Prime プロ・エディションで Support-Logic Generation に失敗します。
- 各Fタイルで少なくとも1つのシステムPLLを有効にする必要があります。これはFタイルのコンフィグレーションを正常に終了するための要件です。データパスでPMA クロックモードを使用している場合でも、少なくとも1つのシステムPLLを有効にする必要があります。デザインで1つのシステムPLLが有効になっており、システムPLLでのクロック提供に使用する場合は、Fタイルのコンフィグレーションに別のシステムPLLは必要ありません。システムPLLをFタイルのコンフィグレーションにのみ使用する (つまり、すべてのレーンでPMAクロックモードを使用する) 場合は、次のガイドラインが適用されます。
- System PLL #0 を有効にする必要があります。System PLL #1 または System PLL #2 を有効にしている場合は、 Quartus® Prime プロ・エディションで Support-Logic Generation のステップに失敗します。
- システムPLLの出力を接続されていない状態にする必要があります。これは、システムPLLの出力を未接続にしておくことができる唯一の例外です。他のシナリオではすべて、システムPLLの出力をF-Tile PMA/FEC Direct PHY Intel® FPGA IPまたはプロトコルIPに接続する必要があります。
- FGT PMAを使用していない場合、システムPLLへのリファレンス・クロック接続は必要ありません (つまり、リファレンス・クロックを接続する必要はありません)。ただし、リファレンス・クロックを接続すると、コンフィグレーションがより早く完了します。
- FGT PMAを使用している場合は、システムPLLへのリファレンス・クロック接続が必要です (つまり、リファレンス・クロックを接続する必要があります)。
- 単一のFタイル内で複数のインターフェイスまたはプロトコルベースのIPコアをインスタンス化する場合は、F-Tile Reference and System PLL Clocks Intel® FPGA IPの1つのインスタンスのみを使用して、以下をコンフィグレーションする必要があります。
- 単一のFタイル内における複数のインターフェイスの実装に必要なFGT PMA (最大10) およびFHT PMA (最大2) のリファレンス・クロックすべて
- 単一のFタイル内における複数のインターフェイスの実装に必要なFHT共通PLLすべて (最大2)
- 単一のFタイル内における複数のインターフェイスの実装に必要なシステムPLLすべて (最大3)
- 単一のFタイル内における複数のインターフェイスの実装に必要なシステムPLLのリファレンス・クロックすべて (最大8、FGT PMAと共有)。
IPのパラメーター・エディターにおけるリファレンス・クロック、システムPLL、および共通PLLの選択はすべて、論理です。.qsf 割り当てにより、これらの論理選択を物理リソースにマッピングします。
- システムPLLのリファレンス・クロック・ソースには10個のリファレンス・クロック (リファレンス・クロック#0から#9) がリストされますが、8個の物理リファレンス・クロックのみがシステムPLLにクロックを提供することができます。例えば、リファレンス・クロック#10をシステムPLLのリファレンス・クロック・ソースとして選択することはできますが、このリファレンス・クロックは、FGT/システムPLLのリファレンス・クロック位置0から7に物理的にマッピングする必要があります。それには、.qsf 割り当てを指定します。
- FGT CDR Output (RXリカバリークロック出力) を有効にする場合は、対応するFGT PMAをFGTクアッド2 または3に物理的にマッピングし、FGT CDR Output (RXリカバリークロック出力) をFGTリファレンス・クロック位置の8または9 (出力としてコンフィグレーション) に物理的にマッピングする必要があります。
- 有効になっているFGT/システムPLLのリファレンス・クロックとFGT CDRクロック出力の総数が10を超えないようにします。