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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.4.7. RX PMAのステータス信号
信号名 | クロックドメイン/リセット | 方向 | 詳細 |
---|---|---|---|
fgt_rx_signal_detect[N-1:0] | 非同期 | 出力 | FGT RX信号の検出を示すものです。 |
fgt_rx_signal_detect_lfps[N-1:0] | 非同期 | 出力 | SATAの低周波周期信号 (LFPS) の検出を示します。 |
rx_is_lockedtoref[N-1:0] | 非同期 | 出力 | CDRロックステータス信号
lockedtodata がHighで維持されている際は、lockedtoref 信号の状態は重要ではありません。 |
rx_is_lockedtodata[N-1:0] | 非同期 | 出力 | RX CDRデータ・ロック・ステータス信号
アサートされると、CDRがデータにロックされるモードに入っていることを示します。継続的にアサートされ、アサートとデアサートが切り替わらない場合は、CDRが実際にデータにロックされていることを保証することができます。 |
fgt_rx_set_locktoref[N-1:0] | 非同期 | 入力 | 1'b1: CDRを手動モードで維持します。 1'b0: CDRを自動モードで維持します。 |
fgt_rx_set_locktodata[N-1:0] | 非同期 | 入力 | この信号は、CDRが手動モードで、fgt_rx_set_locktoref が 1'b1 に設定されている場合にのみ機能します。 1'b1: CDRをデータへの手動ロックモードに保ちます。 1'b0: CDRをリファレンスへの手動ロックモードに保ちます。 |
fgt_rx_cdr_freeze[N-1: 0] | 非同期 | 入力 | このポートをGPONで使用し、非アクティブなタイムスロット時にCDRロック状態をフリーズします。
|
fgt_rx_cdr_fast_freeze_sel[N-1: 0] | 非同期 | 入力 | このポートをGPONで使用し、CDRフリーズ信号を選択します。GPONモードでは、この信号を 1'b0 に結び付ける必要があります。 |