9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴

FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴

ドキュメント・バージョン	Quartus® Primeのバージョン	変更内容
2024.01.24	23.4	次の変更を行いました。 TXデータパスのオプションのセクションで、パラメーター・エディターにおけるTX FHT PMAのパラメーターの図、および TX FHT PMAのパラメーターの表を更新しました。 RXデータパスのオプションのセクションで、パラメーター・エディターにおけるRX FHT PMAのパラメーターの図、および RX FHT PMAのパラメーターの表を更新しました。 F-Tile Reference and System PLL Clocks Intel® FPGA IPのパラメーターの表で、Export Refclk #0-9 for use in user logic パラメーターの説明を更新しました。 F-Tile Reference and System PLL Clocks Intel® FPGA IPのポートリストの表で、`out_coreclk_i` ポートの説明を更新しました。
2023.12.04	23.4	次の変更を行いました。 Fタイルのビルディング・ブロックのセクションで、 Agilex™ 7デバイスのOPNにおける200GハードIPサポートに関する注記を追加しました。ハードIPの配置規則のセクションで、Quad0に関するNRZとPAM4のサポート情報を更新しました。クロックの規則と制約のセクションで、1番目と2番目の箇条書きの情報を追加、更新しました。アナログ・パラメーターのオプションのセクションで、FHT PMAアナログ・パラメーターの図とFHT RXアナログ・パラメーターの表を更新しました。ランタイムのリセットシーケンスに必要な時間の概算の表から、ハードウェアの最大時間情報を削除しました。 FGT属性アクセスデータ値1 の表から、選択値のPRBS 11を削除し、PRBS 15を追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのポートリストの表を更新しました。新しいポートを追加し、ポートのリスト順を変更しました。デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドラインのセクションに、FGTリファレンス・クロックについてのガイドラインを追加しました。 F-Tile Channel Placement Tool のセクションに、 Agilex™ 7デバイスのOPNにおける200GハードIPサポートに関する注記を追加しました。 BERテストの実行の項で、FHT PMAのグレイコード設定に関する情報を追加しました。垂直バスタブ曲線測定 (VBCM) データの項を新たに追加し、VBCMデータのエクスポートについて説明しています。トランシーバー・ツールキットのパラメーター設定の表に新しいパラメーターを追加しました。トランシーバー・ツールキットのスクリプト位置の表のパスを更新しました。付録A.2 を追加し、新しい `OSC_CLK_1` .qsf 割り当て要件について説明しています。
2023.10.02	23.3	次の変更を行いました。ハードIPの配置規則のセクションで、400GハードIPサポートに関する箇条書きを更新しました。 Fタイルのトポロジーの表で、400GハードIPのトポロジー14のPMA数を12に訂正しました。 FGTリファレンス・クロック・レシーバーのアナログ・フロント・エンドのセクションの注記で、レジスターを抵抗に訂正しました。 USBプロトコルモードのサポート情報を複数の項から削除しました。 RX FGT PMAのパラメーターの表に、新しいパラメーターのAdaptation mode および Enable fgt_rx_set_locktodata port を追加しました。 RX FGT PMAのパラメーターの表で、Selected rx_cdr_divclk_link0 source パラメーターの値の計算式を更新しました。 RX FHT PMAのパラメーターの表で、Enable FHT RX data profile パラメーターのデフォルトの設定を Enabled に更新しました。 TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号の表で、ポート`rx_cdr_divclk_link1` へのリファレンスを削除しました。 RX PMAのステータス信号の表に、新しい信号の `fgt_rx_set_locktodata[N-1:0]` を追加しました。信号とポートのリファレンスの項からポート `rx_cdr_divclk_link1` を削除しました。クロックポートのセクションを更新し、tx_clkout と tx_clkout2 クロック、および rx_clkout と rx_clkout2 クロックは相互に非同期であることを示す注記を追加しています。 IPのコンフィグレーションのセクションで、新しい項のアナログ・パラメーターのオプションを追加し、Analog Parameters タブについて説明しています。クロックのセクションで、新しい項のFGT RX CDRクロック出力およびFGT RX CDRクロック出力の動的なコンフィグレーションを追加しました。独立したポートのコンフィグレーションを更新し、新しい情報を追加しています。 FGT PMAレジスターへのアクセスのセクションで、FGT PMAレジスターとオフセットアドレス0x62000、0x62004、0x62008の情報を追加、更新しています。 FHT PMAの設定のセクションで、TXのPとNの反転の設定を訂正しました。ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel FPGA IPのコンフィグレーションのセクションに情報を追加し、更新しています。 FGT属性アクセス方式のセクションに、RX CDRクロックのオペコードで新しい表のFGT属性アクセスデータ値3を追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのパラメーターの表で、Refclk frequency #N パラメーターの説明をさらに追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのポートリストの表から、ポート `en_refclk_fgt_i[1:0]` および `refclk_fgt_enabled_i` を削除しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのポートリストの表に、ポート `refclock_status` を追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPの実装の章から FGTリファレンス・クロックについてのガイドラインのセクションを削除しました。 FタイルPMA/FEC Direct PHYデザインのシミュレーションのセクションのステップ7で、VHDLシミュレーションに関する情報をさらに追加しました。 Fタイル・トランシーバー・デバッグ・フローの手順のセクションで、新しい項のFEC統計情報の確認を追加しました。付録A.1 のOPNリストから、MシリーズESデバイスを2つ削除しました。
2023.06.26	23.2	次の変更を行いました。 FGT PMAと400GハードIPフラクチャーのマッピングのセクションから冗長な図を削除しました。 OPNのリストを削除し、FGTトランスミッターのバッファーとフェーズ・ジェネレーターのセクションを付録A.1 のOPNリストのリンクとともに更新しました。 FGTリファレンス・クロック・レシーバーのアナログ・フロント・エンドのセクションを新しく追加し、FGTリファレンス・クロックの終端要件について説明しています。 RX FGT PMAのパラメーターの表で、Enable fgt_rx_cdr_fast_freeze_sel port および Enable fgt_rx_cdr_freeze port パラメーターの説明を更新しました。 RS-FEC (リードソロモン前方誤り訂正) のオプションのセクションで、CWBINおよびFECレジスターにアクセスする方法に関する注記を追加しました。 TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号の表の詳細列で、`rx_clkout、rx_clkout2、tx_clkout、tx_clkout2` 信号に関する注記を追加しました。 RX PMAのステータス信号の表で、`fgt_rx_cdr_freeze[N-1: 0]` 信号の説明を更新しました。また、`fgt_rx_cdr_fast_freeze_sel[N-1: 0]` 信号を新しく追加しました。 PMA Avalon® メモリーマップド・インターフェイスの信号のセクションで、`reconfig_xcvr_clk` および `reconfig_xcvr<n>_clk` クロック信号の周波数範囲を追加しました。データパス Avalon® メモリーマップド・インターフェイスの信号のセクションで、`reconfig_pdp_clk` および `reconfig_pdp<n>_clk` クロック信号の周波数範囲を追加しました。 FGTコアPLLモードのセクションを削除しました。このモードは、 Quartus® Prime プロ・エディションでサポートされなくなりました。コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定のセクションで内容を再構成しました。 FGT PMAの設定のセクションを有効な TX Equalization および RX Manual Equalization のパラメーター設定で更新しました。直接レジスター方式の例のセクションで、FGT PMAでのビット・エラー・レート (BER) の測定に関する例、および内部シリアル・ループバックと極性の反転の注記に関して更新しました。 FGT属性アクセスデータ値2 の表を Getステータスオペコードに関して更新しました。 Refclk is available at device configuration パラメーターを F-Tile Reference and System PLL Clocks Intel® FPGA IPのパラメーターの表から削除しました。 F-Tile Reference and System PLL Clocks Intel® FPGA IPのパラメーターの表を、新しいパラメーターのRefclk #n is active at and after device configuration および Export Refclk #n for use in user logic に関して更新しました。 F-Tile Reference and System PLL Clocks Intel® FPGA IPのポートリストの表で、信号 `avmm_clk`、`avmm_reset`、`refclock_ready [2:0]`、`en_refclk_fgt_i[1:0]`、 `refclk_fgt_enabled_i`、`out_coreclk_i` に関して更新しました。 Guidelines to Indicate all System PLL Reference Clocks are Ready を新しいセクションのデバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドラインに置き換えました。 Example of Reference Clock Availability at Device Programming を新しいセクションのシステムPLLリファレンス・クロックについてのガイドラインに置き換えました。 Example Flow to Indicate All System PLL Reference Clocks are Ready を新しいセクションの FGTリファレンス・クロックについてのガイドラインに置き換えました。 F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装の章をこのユーザーガイドから削除しました。このIPは Quartus® Prime プロ・エディションでサポートされなくなりました。 OPNのリストを削除し、F-Tile TX Equalizer Tool のセクションを付録A.1 のOPNリストへのリンクとともに更新しました。サポートされるトランシーバー・ツールキットのスクリプトのセクションで、スクリプトの Tclファイル名とパスを更新しました。付録A.1 を追加し、Fタイルの製造リビジョンとファームウェアのOPNのリストを含めています。
2023.04.03	23.1	次の変更を行いました。製品ファミリー名をIntel Agilex 7 に変更しました。 400GハードIPおよび200GハードIP、PMAとフラクチャー間のマッピング、トポロジーのセクションで、混合トランシーバー・モード (topology 6a) のサポートに関する情報を新しく追加しました。各モードで使用されるフラクチャー・タイプの表を更新し、 st_x16 の行に200GbE-4 のサポートを含めました。クロックの規則と制約のセクションを更新し、安定したリファレンス・クロックに関する要件を追加しました。 NRZおよびPAM4モードにおけるFGTトランスミッターPMAコライザーのパラメーターの表を更新し、新たな情報と不足していたデフォルト値を含めました。 FGTのデータ・パターン・ジェネレーターとベリファイアーのセクションを更新し、PRBSおよびSSPRの仕様情報を含めました。 FGT PMAのループバック・モードのセクションを更新し、さまざまなループバック・モードについての情報を含めました。 FGT PMAのループバック・モードの図を更新し、不足していた接続を含めました。 RS-FEC (リードソロモン前方誤り訂正) のオプションのセクションに、32ビット・ソフトCWBINカウンターの説明を追加しました。 RS-FECのパラメーターの表に、ソフトCWBINカウンターのサポートに関する新しいパラメーターの Include 32bit soft CWBIN counters および Reconfig clock frequency を追加しました。 FGT PMAのフラクショナル・モードのセクションを更新し、フラクショナル・モードの設定に関する情報を訂正しました。新しいセクションのコンフィグレーション・レジスターへのアクセスを追加し、F-Tile PMA/FEC Direct PHY Intel® FPGA IPレジスターマップのオフセットアドレスを使用してレジスターにアクセスする方法についての詳細を説明しています。コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定のセクションで、FGT TXイコライゼーション例の `txeq_pre_tap_1` および `txeq_post_tap_1` に対する qsf 値を訂正し、注記を追加しています。コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定のセクションで、RX自動アダプテーションのバイパスに関する qsf割り当てを更新し、RX手動イコライゼーションに関する qsf 割り当てを追加しました。直接レジスター方式の例のセクションで、FGT PMAのTXイコライザー・プリカーソル1レジスターとTXイコライザー・ポストカーソル1 ジスターのアドレスを訂正しました。直接レジスター方式の例のセクションで、FGT PMA設定例を追加しました。 FGT属性アクセス方式の例2 のセクションで、レジスター 0x90040[25:24] のステータス値に関する注記を追加しました。 F-Tile Reference and System PLL Clocks Intel® FPGA IPのパラメーターの表を更新し、Refclk is available at device configuration パラメーターの名前を変更しました。 Example Flow to Indicate All System PLL Reference Clocks are Ready のセクションを更新し、Refclk is available at device configuration パラメーターの名前を変更しました。 F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPのパラメーターの表に、Enable Debug Master Endpoint on Global AVMM パラメーターを追加しました。 F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP使用時のハードウェア・フローのセクションを更新し、Enable Debug Master Endpoint on Global AVMM パラメーターの使用についての情報を含めました。アイビューアーでのテストの実行のセクションで、2Dでのアイプロットに関する注記を追加しました。新しいセクションのトランシーバー・ツールキットのスクリプトを追加し、 Quartus® Prime プロ・エディションのバージョン23.1でトランシーバー・テストに利用可能なスクリプトについての情報を提供しています。
2023.01.25	22.4	FHTのループバック・モードの図を更新し、正しいデシリアライザー・ブロック位置を示しています。
2022.12.19	22.4	次の変更を行いました。クロックの規則と制約のセクションを更新し、リファレンス・クロックと新しい注記に関して追加しています。 NRZおよびPAM4モードにおけるFGTトランスミッターPMAイコライザーのパラメーターの表を更新し、名前をカーソルからタップに変更し、脚注を更新しました。 FGTトランスミッターのバッファーとフェーズ・ジェネレーターのセクションで、トランスミッター・バッファー・イコライザーのパラメーターに対するデバイスのOPNリストに基づく計算式を追加しました。 IPのプリセット・パラメーターの設定のセクションの F-Tile PMA/FEC Direct PHY Intel FPGA IPで利用可能なパラメーターのプリセットの表で、プリセット名を訂正しました。データパスのオプション (全般と共通) の表で、PMA parallel clock frequency パラメーターの説明を更新しました。デザイン例の生成のセクションで、プリセットの設定の表示の図を更新しました。推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソースのセクションで、`tx_coreclkin` および `rx_coreclkin` の信号名を訂正しました。 FGT PMAのフラクショナル・モードのセクションで、`k` カウンターの説明と計算式を訂正しました。 FGT PMAのフラクショナル・モードのセクションで、OTN/SDIおよび他のモードでジッター仕様を満たすことに関する情報を新しく追加しました。リセット信号の詳細の表で、`rx_ready` 信号の説明を更新しました。ランタイムのリセットシーケンス - TX のセクションで、手順と図を更新しました。ランタイムのリセットシーケンス - RX のセクションで、手順と図を更新しました。ランタイムのリセットシーケンス - TX + RX のセクションで、手順と図を更新しました。レーンのオフセットアドレスのセクションで、FHT PMAのレーン番号とオフセットアドレスおよび FGT PMAのレーン番号とオフセットアドレスの表の列の見出しを更新しました。レーンのオフセットアドレスのセクションで、FHT PMAおよびFGT PMAのインクリメントするレーン数の計算に関する説明を更新しました。コンフィグレーション可能なインテルQuartus Prime開発ソフトウェアの設定のセクションで、RXの自動アダプテーションをバイパスする.qsf 設定を追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IP使用時のガイドラインを更新し、システムPLLリファレンス・クロックに関する情報を追加しました。 Guidelines to Indicate all System PLL Reference Clocks are Ready を更新し、内部クロックを使用してのデバイスのキャリブレーションおよびコンフィグレーションの情報、PCIe 仕様の準拠に関する情報、Refclk is available at power-on パラメーターをサポートするOPNのデバイスリストを含めました。 Example of Reference Clock Availability at Device Programming のセクションに情報を追加し、例について明確にしています。 F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP使用時のハードウェア・フローで、ステップ5bに関するヒントを追加しました。新しいセクションの Examples of Register Access Using the F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP を追加しました。例を提供する項がいくつか含まれています。 F-Tile TX Equalizer Tool のセクションで、FGTトランスミッター・イコライザーのカーソル名を更新し、OPNに基づくさまざまなデバイスに向けた追加ツールのリンクを含め、図を更新しました。トランシーバー・ツールキットのパラメーター設定の表で、FGTトランスミッター・イコライザーのカーソル名を更新し、RX Ready および PRBS locked パラメーターの説明を更新しました。
2022.11.03	22.3	SATAおよびUSBモードにおけるFGT PMAのコンフィグレーション規則および SATAおよびUSBプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報のセクションで、SATAおよびUSBプロトコルモードに関する注記を追加し、より明確になるようにしました。
2022.09.26	22.3	次の変更を行いました。 NRZおよびPAM4モードにおける FGTトランスミッターPMAイコライザーのパラメーターの表を更新し、さまざまなOPNの合計スライス値を含めました。リセット信号およびリセット信号の詳細の表で、`tx_reset_ack` および`rx_reset_ack` 信号の説明を更新しました。データパスのオプション (全般と共通) の表に、新しいパラメーターの FGT PMA configuration rules および Enable simplified TX data interface を追加しました。新しいセクションの SATAおよびUSBモードにおけるFGT PMAのコンフィグレーション規則を追加しました。 TX FGTデータパスのパラメーターの表で、SATAおよびUSBのサポートに向けた新しいパラメーターの Enable fgt_tx_beacon port および Enable Spread Spectrum clocking を追加しました。 RX FGT PMAのパラメーターの表で、GPONのサポートに向けた新しいパラメーターの Enable fgt_rx_cdr_fast_freeze_sel port および Enable fgt_rx_cdr_set_locktoref port を追加しました。 RX FGT PMAのパラメーターの表で、SATAおよびUSBのサポートに向けた Enable fgt_rx_signal_detect port および Enable fgt_rx_signal_detect_lfps port パラメーターの説明を更新しました。 TX PMAのステータス信号を TX PMAのコントロール信号に訂正し、表に新しい信号の `fgt_tx_pma_elecidle` を追加しました。新しいセクションの SATAおよびUSBプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報を追加しました。 Guidelines to Indicate all System PLL Reference Clocks are Ready のセクションとその例で、PMA Avalon® メモリーマップド・インターフェイスをグローバル Avalon® メモリーマップド・インターフェイスに置き換えて更新しました。 F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP使用時のハードウェア・フローのセクションで、ステップ6に例を追加しました。 FタイルPMA/FEC Direct PHYデザインのシミュレーションのセクションを更新し、自動生成されるファイル名についての情報を含めました。
2022.06.24	22.2	次の変更を行いました。 FタイルでサポートされるFECモードとコンプライアンス仕様の表を更新し、ファイバーチャネル64Gのサポートと注記を追加しました。クロックの規則と制約のセクションで4番目の箇条書きを明確にし、FHTマイクロコントローラーのリファレンス・クロックに関する規則を更新しました。 TX終端に関する新しい図を FGTトランスミッターのバッファーとフェーズ・ジェネレーターに追加しました。 RX終端に関する新しい図を FGTレシーバーのバッファーとイコライザーに追加しました。 IPのコンフィグレーションのセクションに、新しい項のレジスターマップのIP-XACTサポートを追加しました。デザイン例のシミュレーションのセクションで、 VCS* MX および Xcelium* シミュレーターを使用してデザイン例をシミュレーションする方法を追加しました。 TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号の表で、`tx_pll_refclk_link` および `rx_cdr_refclk_link` 信号に関する注記を追加しました。 FGT属性アクセス方式のセクションを更新し、情報と表を追加しました。 FGT属性アクセス方式のセクションに、シリアル・ループバックのイネーブルとディスエーブルに関する例を追加しました。 FGT属性アクセス方式の例2 の手順7の注記を削除しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPの実装の章に、新しいパラメーターの Refclk is available at power-on を追加しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPの実装の章に、新しいセクションの Guidelines to Indicate all System PLL Reference Clocks are Ready を追加しました。 F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP使用時のハードウェア・フローの手順5を更新しました。 F-Tile PMA/FEC Direct PHY Intel FPGA IPでのRS-FEC Directデザインの実装に、FECアライメント・マーカーの情報と表を追加しました。 F-Tile PMA/FEC Direct PHY Intel FPGA IPでのRS-FEC Directデザインの実装に、FECのデータ・スクランブルとスクランブル解除についての情報を追加しました。アイビューアーでのテストの実行を更新し、手順と図を追加しました。リンク最適化テストの実施に、自動スイープの情報を追加しました。
2022.03.28	22.1	次の変更を行いました。クロックの規則と制約のセクションで3番目の箇条書きを明確にし、システム PLL リファレンス・クロックに関する規則を更新しました。ボンディングの配置規則のセクションで、ボンディングの規則に関する注記を追加しました。 FGT PMAのフラクショナル・モードのセクションに、新しい項のフラクショナル・モードでのフラクショナル値の調整を追加しました。リセット信号 - ブロックレベルの表に、PMAリコンフィグレーション・インターフェイス列を追加し、`reconfig_xcvr_reset` 信号の使用に関する注記を追加しました。コンフィグレーション可能なインテルQuartus Prime開発ソフトウェアの設定のセクションで、FHT PMA のTXイコライゼーション・メインタップ例を更新しました。 FGT属性アクセス方式のセクションに、TXおよびRXの極性反転に関する FGT属性アクセス方式の例 2 を追加しました。 BERテストの実行のセクションを更新し、Actions サブメニューに関する情報を含めました。アイビューアーでのテストの実行のセクションを更新し、Eye Viewer ツールを使用してFGT PMAのアイの高さを測定する詳細な説明を追加しました。
2021.12.15	21.4	次の変更を行いました。 NRZおよびPAM4モードにおけるFGTトランスミッターPMAイコライザーのパラメーターの表で、インクリメントとデクリメントのサイズ列を更新しました。データパスのオプション (全般と共通) の表で、System PLL frequency の説明に注記を追加しました。 TX FGTデータパスのパラメーターの表で、TX FGT PLL reference clock frequency の説明に注記を追加しました。 TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号の表に脚注を追加しました。 RX FGT PMAのパラメーターの表で、Enable rx_cdr_divclk_link0 port および Enable rx_cdr_divclk_link1 port パラメーターの脚注を削除しました。デザイン例の生成を更新し、RS-FECデザイン例の情報を含めました。 F-Tile PMA/FEC Direct PHY Intel FPGA IPの実装の章で、クロックのセクションに注記を追加しました。コンフィグレーション可能なインテルQuartus Prime開発ソフトウェアの設定のセクションで、FHT PMA のRXのPとNの反転、RXの終端、TXのPとNの反転、TXの終端、TX出力トライステートのイネーブル、TXのイコライゼーションに向けた qsf 設定を追加しました。コンフィグレーション可能なインテルQuartus Prime開発ソフトウェアの設定のセクションで、FGT PMA のRX終端モード選択に向けた qsf 設定を削除しました。コンフィグレーション可能なインテルQuartus Prime開発ソフトウェアの設定のセクションで、FGT PMA の TXのイコライゼーションに向けた qsf設定を追加しました。 FGT属性アクセス方式の例の項で、ステップ4a、6、8a、10c、13c、14b、14cを更新しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPの実装の章の情報を再編成し、より明確になるようにしました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのパラメーターの表で、Enable FGT CDR Output #0 および Enable FGT CDR Output #1 パラメーターに関する注記を削除しました。 F-Tile Reference and System PLL Clocks Intel FPGA IPのポートリストの表で、out_cdrclk_i ポートの qsf 位置の割り当てを指定する説明を追加しました。新しいセクションの F-Tile Reference and System PLL Clocks Intel FPGA IP使用時のガイドラインを追加しました。 F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP使用時のハードウェア・フローのセクションで、ステップ 5 を更新しました。 FタイルPMA/FEC Direct PHYデザインの実装の章を更新し、デザイン例へのリファレンスを削除しました。 Fタイル・トランシーバー・リンクのデバッグの章で、Fタイル・トランシーバー・ツールキットのGUI、Fタイル・トランシーバー・ツールキットGUIのCollectionビュータブ、Toolkit Explorer、例: FGT PMAのBERテストにおけるセットアップと結果の図を更新しました。 BERテストの実行のセクションで、PMAの名称を変更しました。トランシーバー・ツールキットのパラメーター設定の表を更新し、新しい情報を含めました。トランシーバー・リンクの作成のセクションを更新し、Import Collections および Export Collections の詳細を含めました。トランシーバー・ツールキットのパラメーター設定の表で、TX Equalization Parameters についての脚注を追加しました。
2021.10.15	21.3	次の変更を行いました。未使用PMAレーンの保持のセクションを更新しました。データパスのオプション (全般と共通) の表で、Number of system copies パラメーターを更新しました。 TX FGTデータパスのパラメーターの表に、Enable Core PLL mode パラメーターを追加しました。 RX FHT PMAのパラメーターの表で、Enable FHT RX data profile パラメーターを更新しました。 IPのコンフィグレーションのセクションで、デザイン例の生成の項を更新しました。 Avalon® メモリーマップド・インターフェイスのパラメーターの表でパラメーター名を更新し、GUIの名前と一致するようにしました。信号とポートのリファレンスのセクションで、Number of system copies パラメーターの説明を追加しました。 FGT PMAのフラクショナル・モードのセクションの説明を更新しました。ランタイムのリセットシーケンス - TX + RXのセクションで、ランタイムのリセットシーケンスに必要な時間の概算の項を新しく追加しました。ランタイムのリセットシーケンス - TX (FEC使用) のセクションで、ステップ4以降を更新しました。レーンのオフセットアドレスのセクションの説明を更新しました。コンフィグレーション・レジスターのセクションで、論理Avalonメモリーマップド・ポートのインデックスの項を新しく追加しました。 FGT属性アクセス方式の例で手順を更新しました。システムPLLのモード - システム PLL のリファレンス・クロックと出力周波数のセクションに、ETHERNET_FREQ_805_322 がサポートされていないことを示す脚注を追加しました。 F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IPの実装の章に、F-Tile Global Avalon Memory-Mapped Interface Intel FPGA IP使用時のハードウェア・フローのセクションを新しく追加しました。 FタイルPMA/FEC Direct PHYデザインの実装の章に、次のセクションを新しく追加しました。 F-Tile PMA/FEC Direct PHY Intel FPGA IPでのRS-FEC Directデザインの実装シミュレーションにおけるPAM4エンコーディング・スキーム Fタイル・インターフェイス・プランナー使用例 FタイルPMA/FEC Direct PHYデザインのシミュレーションのセクションを更新しました。サポートされるツールの章で、次のセクションを追加および更新しました。 F-Tile PMA and FEC Direct Port Mapping Calculator F-Tile Clocking and Datapath Tool F-Tile TX Equalizer Tool Fタイル・トランシーバー・リンクのデバッグの章を新しく追加しました。
2021.08.18	21.2	F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装の章で、次のセクションを新しく追加し、表を更新しました。コンフィグレーション・レジスターコンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション TX FHT PMAのパラメーターの表に、ループバック・モードを追加しました。 Fタイルのアーキテクチャーの章で、Fタイルの配置規則のセクションに新しい項を追加しました。未使用PMAレーンの保持サポートされるツールの章を新しく追加しました。 FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴の章を新しく追加しました。各章の改訂履歴のセクションをこの章に統合しました。
2021.07.23	21.2	次の表で、`tx_am_gen_start` および `tx_am_gen_2x_ack` 信号の方向を更新しました。リセット信号リセット信号の詳細
2021.06.24	21.2	初版