インテルのみ表示可能 — GUID: cno1615488636519
Ixiasoft
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3.3.2.1. TX PMAインターフェイスのパラメーター
パラメーター | 値 | 詳細 |
---|---|---|
TX PMA Interfaceのパラメーター | ||
TX PMA interface FIFO mode | Phase Compensation Elastic |
TX PMAインターフェイスFIFOのモードを選択します。デフォルト値は Elastic です。 |
Enable tx_pmaif_fifo_empty port | On/Off | TX PMAインターフェイスFIFOが空の状態を示すポートを有効にします。デフォルト値は Off です。 |
Enable tx_pmaif_fifo_pfull port | On/Off | TX PMAインターフェイスFIFOが部分的に満たされている状態を示すポートを有効にします。デフォルト値は Off です。 |
TX Core Interfaceのパラメーター | ||
Enable custom cadence generation ports and logic | On/Off | オプションのカスタム拍生成 (CCG) ロジックとポート (tx_cadence、tx_cadence_fast_clk、tx_cadence_slow_clk) を有効にします。CCGロジックは、Datapath clocking mode が System PLL に設定されている場合に有効にすることができます。デフォルト値は Off です。カスタム拍生成ポートとロジック を参照してください。 |
Enable tx_cadence_slow_clk_locked port | On/Off | tx_cadence_slow_clk が TX PLL (ワードクロック/ボンディング・クロック/ユーザークロック) から直接提供されているのではなく、別のクロックソースから提供されている場合は、tx_cadence_slow_clk_locked のポートオプションをパラメーター・エディターでオンにする必要があります。tx_cadence_slow_clk_locked は、低速クロックに使用される他のPLLソースのPLLロック出力によって駆動する必要があります。デフォルト値は Off です。 |
TX core interface FIFO mode | Phase Compensation Elastic |
TXコア・インターフェイスFIFOのモードを指定します。デフォルト値は Phase Compensation です。エラスティックFIFOは、PMAクロックモードでのみサポートされます。 |
TX Tile Interface FIFO mode | Phase Compensation Register |
TXタイル・インターフェイスFIFOのモードを指定します。デフォルト値は Phase Compensation です。 |
Enable TX double width transfer | On/Off |
倍幅のTXデータ転送モードを有効にします。このモードでは、コアロジックのクロックを半分のレートのクロックで提供することができます。デフォルト値は Off です。 |
TX core interface FIFO partially full threshold | 10 | TXコア・インターフェイスFIFOが部分的に満たされている状態を示すしきい値を指定します。デフォルト値は 10 です。 |
TX core interface FIFO partially empty threshold | 2 | TXコア・インターフェイスFIFOが部分的に空の状態を示すしきい値を指定します。デフォルト値は 2 です。 |
Enable tx_fifo_full port | On/Off | オプションの tx_fifo_full ステータス出力ポートを有効にします。この信号は、TXコアのFIFOがフルのしきい値に達したことを示します。この信号は tx_clkout に同期しています。デフォルト値は Off です。 |
Enable tx_fifo_empty port | On/Off | オプションの tx_fifo_empty ステータス出力ポートを有効にします。この信号は、TXコアのFIFOが空のしきい値に達したことを示します。この信号は tx_clkout に同期しています。デフォルト値は Off です。 |
Enable tx_fifo_pfull port | On/Off | オプションの tx_fifo_pfull ステータス出力ポートを有効にします。この信号は、TXコアのFIFOが、指定されている部分的に満たされている状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable tx_fifo_pempty port | On/Off | オプションの tx_fifo_pempty ステータス出力ポートを有効にします。この信号は、TXコアのFIFOが、指定されている部分的に空の状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable tx_dll_lock port | On/Off | オプションの tx_dll_lock ステータス出力ポートを有効にします。コア・インターフェイスFIFOがエラスティック・モードの際にこの信号を監視し、tx_dll_lock ポートがアサートされるのを待機してからコア・インターフェイスFIFOの書き込みイネーブルビットをアサートします。この信号は、TX DLLがデータ転送に向けてロックされていることを示します。デフォルト値は Off です。書き込みイネーブルビットに関しては、さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 を参照してください。 |
TX Clock Options | ||
Selected tx_clkout clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
tx_clkout 出力ポートのソースを指定します。デフォルト値は Sys PLL Clock Div2 です。 |
Frequency of tx_clkout | 出力 | tx_clkout のソースの選択に基づき、tx_clkout の周波数をMHzで表示します。 |
Frequency of tx_clkout2 | 出力 | tx_clkout2 のソースの選択と、tx_clkout2 クロックを分周する係数に基づき、tx_clkout2 の周波数をMHzで表示します。 |
Enable tx_clkout2 port | On/Off | オプションの tx_clkout2 出力クロックを有効にします。デフォルト値は Off です。 |
Selected tx_clkout2 clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
tx_clkout2 出力ポートのソースを指定します。デフォルト値は Word Clock です。 |
tx_clkout2 clock div by | 1、2、4 | tx_clkout2 の分周器の設定を選択します。これにより、tx_clkout2 出力ポートのソースを分周します。デフォルト値は 1 です。 |
Selected tx_coreclkin clock network | Dedicated Clock Global Clock |
クロック信号の tx_coreclkin ポートへのルーティングに使用するクロック・ネットワークのタイプを指定します。専用クロックを使用すると、FPGAファブリックとFタイル・インターフェイスの間の最大周波数をより高くすることができます。Dedicated Clock ラインの数には限りがあります。デフォルト値は Dedicated Clock です。 |