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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター
トランスミッターの差動I/Oバッファーは、シリアル化されたビットストリームを、ケーブルまたはPCBトレースでの伝送に適した電気信号に変換します。FFE回路のメインカーソル、プリカーソル・タップ、およびポストカーソル・タップにより、トランスミッターのスイング強度を制御し、トランスミッターの出力波形を形成します。
トランスミッターのバッファーをプログラミングし、次の表にリストされているタップをサポートすることができます。フィルターの周波数応答を選択し、符号間干渉 (ISI)、クロストーク、周波数依存性の損失、反射などのレーン障害を補正します。
パラメーター (カーソル) |
内容 | 規則 | インクリメントとデクリメントのサイズ |
||
---|---|---|---|---|---|
最小値 | デフォルト | 最大値 | |||
C-3 | プリカーソル3 | -8 | 0 | +7.75 | 0.25 |
C-2 | プリカーソル2 | -8 | 0 | +7.75 | 0.25 |
C-1 | プリカーソル1 | -16 | 0 | +15.5 | 0.5 |
C0 | メインカーソル | 0 | 41.5 | +41.5 7 | 0.5 |
C+1 | ポストカーソル1 | -16 | 0 | +15.5 | 0.5 |
C+2 | ポストカーソル2 | -8 | 0 | +7.75 | 0.25 |
C+3 | ポストカーソル3 | -8 | 0 | +7.75 | 0.25 |
C+4 | ポストカーソル4 | -8 | 0 | +7.75 | 0.25 |
次の式により、最も有効なトランスミッター・イコライザーと最良の振幅制御を実現します。ABSは絶対値です。
- ABS(C-3) + ABS(C-2) + ABS(C-1) + C0 + ABS(C+1) + ABS(C+2) + ABS(C+3) + ABS(C+4) ≤ 41.5
- ABS(C-3) + ABS(C-2) + ABS(C-1) +ABS(C+1) + ABS(C+2) + ABS(C+3) + ABS(C+4) ≤ C0
7 最大のTX出力スイングを提供します。