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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
F-Tile PMA/FEC Direct PHY Intel® FPGA IPは、 Quartus® PrimeのIPパラメーター・エディターを介してPMA DirectおよびFEC Directモードへのアクセスを有効にします。
PMA Directモードでは、MAC、PCS、およびFECハードIPブロックをバイパスします。データパス内のPMAインターフェイス、Fタイル・インターフェイス、およびコア・インターフェイスのFIFOは、エラスティック、位相補正、レジスターモードなどのさまざまなモードにコンフィグレーションすることができます。
F-Tile PMA/FEC Direct PHY Intel® FPGA IPは、独自のプロトコル・コンフィグレーションで使用するためのものです。このIPは、他のインテル Fタイル高速プロトコルIP (イーサネット、CPRI、Interlakenなど) の基本的なビルディング・ブロックとしては使用されません。各プロトコルIPには、PMAハードブロックの独自のコンフィグレーションがあります。
次に示されている図は、さまざまなクロックモードでのPMA DirectデータパスとFEC Directデータパスを表しています。
PMA/FEC Direct PHY Intel FPGA IPを使用して、データパスをPMA DirectまたはFEC Directモードにコンフィグレーションすることができます。FECモードを有効にすると、FECブロックも有効になります。IPのインスタンスで生成される最上位ファイルには、そのコンフィグレーションで利用可能なすべてのポートが含まれます。それらのポートを使用して、F-Tile PMA/FEC Direct PHY Intel® FPGA IP をデザイン内の他のIPコア (F-Tile Reference and System PLL Clocks Intel® FPGA IP、TXおよびRXのシリアル・データ・ピンIP、データ・ジェネレーターおよびデータチェッカーIPなど) に接続します。FタイルPMA/FEC Direct PHYデザインのIPの接続のブロック図を参照してください。