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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.1.4. FECのアーキテクチャー
各400GハードIPおよび200GハードIPのフラクチャーには、FECが含まれます。FECブロックは、フラクチャーのPCSインターフェイス・ブロックとPMAインターフェイス・ブロックの間にあります。
- 隣接する4つの st_x1 フラクチャーまたは隣接する2つの st_x2 フラクチャーは、同じクロックを共有し、1つのFECコアとしてグループ化されます。
- st_x4 では、1つのFECコアを使用します。
- 2つまたは4つのFECコアがグループ化されて、それぞれ st_x8 および st_x16 フラクチャーになります。
400GハードIPには合計4つのFECコアがあり、200GハードIPには2つのFECコアがあります。次の表に示すように、各FECコアを使用して複数のFECモードを実装することができます。
FECモード | 仕様 | FECのコンプライアンス仕様 | プロトコル例 |
---|---|---|---|
RS(272, 258) LL | ETC | ETC RS(272,258) | 50GbE-1、100GbE-2、200GbE-4、400GbE-8 ETC |
RS(528, 514) KR | IEEE | IEEE 802.3 RS(528, 514) (CL 91) | 25GbE-1 |
ETC | IEEE 802.3 RS(528, 514) (CL 91) ETC | 25GbE-1、50GbE-2 ETC | |
Fibre Channel | Fibre Channel RS(528, 514) | 16G、32G、64G、128G ファイバーチャネル CPRI 10.1376Gbpsおよび24.33024Gbps |
|
FlexO | FlexO RS(528, 514) | OTU25 100G FlexO |
|
RS(544, 514) KP | IEEE | IEEE 802.3 RS(544,514) (CL 134) | 50GbE-1 100GbE-1、100GbE-2 200GbE-4 400GbE-4、400GbE-8 OTU25u |
Custom | 26.5625Gbps NRZでのカスタムIEEE 802.3 RS(544, 514) (CL 134) | 25GbE-1 50GbE-2 100GbE-4 200GbE-8 |
|
Interlaken | Interlaken RS(544, 514) | Interlaken (100Gバンドル) | |
Fibre Channel | Fibre Channel RS(544, 514) | 16G、32G、128Gファイバーチャネル | |
FlexO | FlexO RS(544, 514) | 100G FlexO (4x 25G NRZ、2x 50G PAM4、1x 100G PAM4) |
注: 上の表では、Fタイルでサポートされるプロトコルリストの例をいくつか示しています。このリストは、サポートされるプロトコルの完全なリストではありません。
コンフィグレーションで1つのFECコアに複数のインターフェイスがある場合は、カスタム拍が必要です。詳細は、データパスのクロック拍を参照してください。FECの配置規則では、例が提供されています。