インテルのみ表示可能 — GUID: dxd1617022546402
Ixiasoft
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3.7. カスタム拍生成ポートとロジック
システムPLLクロックモードを使用している場合は、カスタム拍生成 (CCG) ポートとロジックのユースケースで説明されているユースケースに対して、Custom cadence generation (CCG) ports and logic パラメーターを有効にする必要があります。CCGロジックを有効にすると、システムPLLクロックモードを使用している際に、データパスのオーバークロックによってTX PMAインターフェイスFIFOがオーバーフローしないようになります。
コンフィグレーション | データパスのクロックモード | システムPLLの周波数 | Custom Cadence Generation (CCG) Ports and Logic を有効にする |
---|---|---|---|
PMA Direct | PMA | 該当なし | いいえ |
PMA Direct | システムPLL | PMAパラレルクロック周波数に等しい。PMAパラレルクロック周波数とシステムPLL周波数の間のPPMはなし。つまり、PMAとシステムPLLのリファレンス・クロック・ソースは同じ。38 | いいえ |
PMA Direct | システムPLL | PMAパラレルクロック周波数よりも大きい。 | はい |
FEC Direct | システムPLL | PMAパラレルクロック周波数に等しい。PMAパラレルクロック周波数とシステムPLL周波数の間のPPMはなし。つまり、PMAとシステムPLLのリファレンス・クロック・ソースは同じ。 | いいえ |
FEC Direct | システムPLL | PMAパラレルクロック周波数に等しい。PMAパラレルクロック周波数とシステムPLL周波数の間のPPMあり。つまり、PMAとシステムPLLのリファレンス・クロックは異なる。 | はい |
FEC Direct | システムPLL | PMAパラレルクロック周波数よりも大きい。 | はい |
Custom cadence generation (CCG) ports and logic を有効にすると、tx_cadence、tx_cadence_fast_clk、tx_cadence_slow_clk ポートが F-Tile PMA/FEC Direct PHY Intel® FPGA IP で利用できるようになります。CCGロジックは、tx_cadence_fast_clk および tx_cadence_slow_clk 入力を使用し (PMAインターフェイスFIFOのステータスは監視しません)、tx_cadence 出力信号を生成します。tx_cadence を使用して、TX PMAインターフェイスのデータ有効ビットをアサートまたはデアサートする必要があります。このビットは、TXパラレルデータのビットの1つです。パラレルデータのマッピング情報 を参照してください。
コンフィグレーション | TXの倍幅転送を有効にする | 推奨される接続 |
---|---|---|
PMA Direct | はい |
|
PMA Direct | いいえ |
|
FEC Direct | はい |
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