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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.2.9. 未使用 PMA レーンの保持
今後デザインで使用する予定の未使用 FHT PMA レーンと FGT PMA レーンを保持し、使用期間にわたって PMA レーンのパフォーマンスまたは最大データレートが低下しないようにする必要があります。
未使用 PMA レーンの性能を維持するには、 Quartus® Prime開発ソフトウェアで未使用の PMA レーンをプログラミングして、送信ステージと受信ステージのアナログ回路が低いデータレートで切り替わるようにすることができます。
未使用の PMA レーンは、F タイルで次のいずれかの方法で表示されます。
- 完全に未使用の F タイルの未使用 PMA レーン
- 部分的に使用されている F タイルの未使用 PMA レーン
完全に未使用の F タイルの未使用 PMA レーン
完全に未使用の F タイルは、.qsf 割り当てで保持する、もしくは電源レールをグランドにする必要があります。今後 F タイルを使用する予定がなく、PMA レーンを保持しない場合は、次の内容に従います。
- F タイルのさまざまな電源レールをグランドに結び付け、消費電力を低減する必要があります。
- F タイルの保持に、次に示されている .qsf 割り当てをプロジェクトで使用しないようにします。
今後の使用に向けて完全に未使用の F タイルを保持する場合は、次の内容に従います。
- F タイルをコンフィグレーションして電力を供給し、すべての電源レールを適切な電源に接続する必要があります。
- プロジェクトで .qsf 割り当てを使用し、未使用の F タイルを保持します。
以下に示されている .qsf 割り当てのいずれかを使用し、F タイルで未使用のレーンを保持します。
パッケージ内の単一の F タイルのすべての未使用 PMA レーンを保持するには、次の単一ピン F タイル .qsf を使用します。
set_instance_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON -to <pinname>
次の例で説明します。
set_instance_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON -to JW83
- <pinname> は、保持に対応する未使用 F タイルを識別します。
- 単一のピンで F タイル全体を保持します。ボードでピンを接続していない場合でも、任意のレーンでピンを指定することができます。
- この .qsf 割り当てを各 F タイルの対応するピンで複数回使用し、複数の未使用 F タイルを保持することもできます。
複数の未使用タイル (パッケージ内の未使用 F タイル、および R タイルなどの他のタイルをすべて含む) がある場合は、次のグローバル .qsf 割り当てを使用し、パッケージ内のすべての未使用タイルのすべての未使用 PMA レーンを保持することができます。
set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON
注: この .qsf 割り当ては、すべての未使用タイルを保持する必要がなく、一部のタイルの電源レールをグランドに結び付けている場合は使用しないでください。コンフィグレーション・エラーが発生する可能性があります。
次の例で説明します。
- パッケージに 4 つのタイルがあり、1 つは部分的に使用されているタイルで、他の 3 つを保持するとします。この場合は、グローバル .qsf 割り当てを使用し、3 つのタイルを保持することができます。
- パッケージに 4 つのタイルがあり、1 つは部分的に使用されているタイル、1 つは電源レールをグランドに結び付けて消費電力を低減しているタイル、残り 2 つは保持するタイルです。この場合は、グローバル .qsf 割り当てを使用しないでください。代わりに、単一ピン F タイル .qsf 割り当てを使用して、この 2 つのタイルを保持します。
部分的に使用されている F タイルの未使用 PMA レーン
デザインで PMA レーンをインスタンス化しない (使用しない) 場合、部分的に使用されている F タイルの未使用 PMA レーンは、デフォルトで保持されます。
今後の使用に向けて、部分的に使用されている F タイルのデザインで PMA レーンをインスタンス化する場合は、次の条件を満たす必要があります。
- PMA リファレンス・クロックが利用できない場合は、リファレンス・クロックを切断する前に PMA をリセット状態で維持する必要があります。例えば、HDMI IP を使用している場合などが当てはまります。
- TX PMA レーンで、すべて 0 またはすべて 1 を長期間送信しないようにします。PMA がリセット状態になっている場合は、この規則に従う必要はありません。
- FHT PMA レーンの場合は、cfg_preserve_enable (0xF0030[3:0]) を 4’b1111 に設定し、レーンを保持する必要があります。LSB はレーン 0、MSB はレーン 3 になります。cfg_preserve_enable レジスターへのアクセスについては、 FHT PMA のレジスターマップ を参照してください。