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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.2.7. クロックの規則と制約
- F-Tile Reference and System PLL Clocks Intel® FPGA IPで Refclk #i is available at and after device configuration パラメーターを有効にしている場合、FPGAのコンフィグレーションには、安定して動作するリファレンス・クロックがシステムPLLおよびFGT PMAに必要です。これがないと、システムPLLがロックせず、FGT PMAレーンのパフォーマンスが低下します。詳細は、 デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン を参照してください。
注: リファレンス・クロックが安定している場合は、リファレンス・クロックが Agilex™ 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series で示されている仕様を満たしていることを意味します。
- FHT PMAレーンのパフォーマンス低下を防ぐには、安定して動作するリファレンス・クロックをFHT PMAに提供し、FPGAをコンフィグレーションする必要があります。また、このクロックは、デバイスの電源が入っている際はアクティブで保つ必要があります。
- リファレンス・クロックは、接続しているハードIPのリセットを解除する前に起動し、安定している必要があります。
- システムPLLのリファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、デバイスの動作時に常に提供されている必要があり、切断しないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。
注: システムPLLリファレンス・クロックを一時的に喪失すると、最初のデバイス・リコンフィグレーションを試みた際に失敗することがあります。これが発生した場合は、2回目のFPGAリコンフィグレーションを試みてください。
- FHT PMAを駆動するリファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、動作時に常に提供されている必要があり、周波数を変更したり、切断したりしないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。
- 2つの隣接するFHTレーンのボーレートまたはライン周波数は、完全に同じである (同じリファレンス・クロックで駆動され、同じリファレンス・クロックに同期しているトランスミッター・ファミリーから信号を受信している)、もしくは、少なくとも2,000ppm離れている必要があります。これは、レーン間の相互作用をなくすためです。
- 同じFECコアに配置されている各ハードIPインスタンス (例えば、FECを備える25GbE、FECを備える CPRI 24G、および50GbE FEC Directなど) では、同じシステムPLLを使用する必要があります。
- IEEE 1588高精度時間プロトコルを実行する各イーサネット・ハードIPインスタンスでは、同じシステムPLLを使用する必要があります。
- 同じインターフェイスの一部を構成するレーン (例えば、400GbEの8レーンなど) ではすべて、同じシステムPLLを使用する必要があります。
- TXシンプレックスとRXシンプレックスでは、双方がPMA DirectのPMAクロックモードを使用していない限り、同じシステムPLLを使用する必要があります。
- システムPLLは動的にリコンフィグレーションしないでください。さらに、システムPLLの入力および出力クロック周波数を動的にリコンフィグレーションしないでください。これに違反する場合は、デバイスをリコンフィグレーションする必要があります。
- ダイナミック・リコンフィグレーション・グループに割り当てられているすべてのハードIPでは、同じシステムPLLを使用する必要があります。
- 29Gbpsから32GbpsのNRZデータレートには、システムPLLのクロックモードを使用する必要があります。