FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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ID 683872
日付 1/24/2024
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ドキュメント目次
ドキュメント目次 x
1. Fタイルの概要 2. Fタイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 5. FタイルPMA/FEC Direct PHYデザインの実装 6. サポートされるツール 7. Fタイル・トランシーバー・リンクのデバッグ 8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ 9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴 A. 付録
2. Fタイルのアーキテクチャー x
2.1. Fタイルのビルディング・ブロック 2.2. Fタイルの配置規則 2.3. PMAのアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. Fタイルのビルディング・ブロック x
2.1.1. FHT PMAとFGT PMA 2.1.2. 400GハードIPおよび200GハードIP 2.1.3. PMAのデータレート 2.1.4. FECのアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向けIEEE 1588高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. Fタイルの配置規則 x
2.2.1. PMAとフラクチャー間のマッピング 2.2.2. PMAとマッピングするフラクチャーの決定 2.2.3. ハードIPの配置規則 2.2.4. IEEE 1588高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FECの配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMAとフラクチャー間のマッピング x
2.2.1.1. FHT PMAと400GハードIPフラクチャーのマッピング 2.2.1.2. FGT PMAと400GハードIPフラクチャーのマッピング 2.2.1.3. FGT PMAと200GハードIPフラクチャーのマッピング
2.2.2. PMAとマッピングするフラクチャーの決定 x
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装 2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装 2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装 2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装 2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装 2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装 2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装 2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー5: 400GハードIP (FHT) + 200GハードIP (FGT) の場合の例 2.2.5.2. トポロジー6a: 混合トランシーバー・モードの400GハードIP例 2.2.5.3. トポロジー14: 1x PCIe x4 + 400GハードIP (FGT)、PTP使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース1 2.2.8.2. 結合レーンのユースケース2
2.3. PMAのアーキテクチャー x
2.3.1. FHT PMAのアーキテクチャー 2.3.2. FGT PMAのアーキテクチャー
2.3.1. FHT PMAのアーキテクチャー x
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー 2.3.1.2. FHTレシーバーPMAのアーキテクチャー 2.3.1.3. FHT PMAのループバック・モード
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー x
2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHTのシリアライザー 2.3.1.1.3. FHTのグレイコーダーとプリコーダー 2.3.1.1.4. FHTのデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHTレシーバーPMAのアーキテクチャー x
2.3.1.2.1. FHTレシーバーのバッファーとイコライザー 2.3.1.2.2. CDRブロック 2.3.1.2.3. FHTのデシリアライザー
2.3.2. FGT PMAのアーキテクチャー x
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー 2.3.2.2. FGTレシーバーPMAのアーキテクチャー 2.3.2.3. FGT PMAのチューニング 2.3.2.4. FGT PMAのループバック・モード
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー x
2.3.2.1.1. FGTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGTのシリアライザー 2.3.2.1.3. FGTのグレイコーダーとプリコーダー 2.3.2.1.4. FGTのデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGTレシーバーPMAのアーキテクチャー x
2.3.2.2.1. FGTレシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGTのデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システムPLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHTのリファレンス・クロック・ネットワーク 2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク 2.4.1.3. FGT一次PLLのコンフィグレーション
2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGTリファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン 3.3. IPのコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 x
3.1.1. PMA Directでサポートされるモード 3.1.2. FEC Directでサポートされるモード 3.1.3. サポートされないPMA/FECモード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン x
3.2.1. IPのプリセット・パラメーターの設定
3.3. IPのコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TXデータパスのオプション 3.3.3. RXデータパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップのIP-XACTサポート 3.3.7. デザイン例の生成 3.3.8. アナログ・パラメーターのオプション
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATAモードにおけるFGT PMAのコンフィグレーション規則
3.3.2. TXデータパスのオプション x
3.3.2.1. TX PMAインターフェイスのパラメーター
3.3.3. RXデータパスのオプション x
3.3.3.1. RX FGT PMAインターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号 3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FECの信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMAのコントロール信号 3.4.7. RX PMAのステータス信号 3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 3.5.3. TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2) 3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 x
3.5.2.1. SATAプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報
3.6. クロック x
ワードクロック ボンディング・クロック ユーザークロック1 ユーザークロック2 Sys PLL Clock Sys PLL Clock Div 2 3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMAのフラクショナル・モード 3.6.5. FGT RX CDRクロック出力
3.6.5. FGT RX CDRクロック出力 x
3.6.5.1. FGT RX CDRクロック出力の動的なコンフィグレーション
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチFIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMAおよびFEC Direct PHYソフトCSRのレジスターマップ 3.11.2. FHT PMAのレジスターマップ 3.11.3. FGT PMAのレジスターマップ 3.11.4. FECのレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMAおよびFEC Direct PHYソフトCSRレジスターへのアクセス 3.11.6.2. FHT PMAレジスターへのアクセス 3.11.6.3. FGT PMAレジスターへのアクセス
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 x
3.12.1. FHT PMAの設定 3.12.2. FGT PMAの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスのRTL接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル 3.14.1.3. TXイコライザーの設定 3.14.1.4. TXのエラー挿入 3.14.1.5. RXの再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT属性アクセス方式 x
3.14.2.2.1. FGT属性アクセス方式の例1 3.14.2.2.2. FGT属性アクセス方式の例2 3.14.2.2.3. FGT属性アクセス方式の例3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 x
4.1. IPのパラメーター 4.2. IPのポートリスト 4.3. システムPLLのモード - システムPLLのリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システムPLLリファレンス・クロックについてのガイドライン 4.5.2. FGTリファレンス・クロックについてのガイドライン
5. FタイルPMA/FEC Direct PHYデザインの実装 x
5.1. Fタイル PMA/FEC Direct PHYデザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続 5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション 5.8. Fタイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TXデータパスオプションの設定 5.2.3. RXデータパスオプションの設定
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション x
5.7.1. シミュレーションにおけるPAM4エンコーディング・スキーム
5.8. Fタイル・インターフェイスのプランニング x
5.8.1. Fタイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. Fタイル・トランシーバー・リンクのデバッグ x
7.1. Fタイル・トランシーバー・ツールキットのGUI 7.2. Fタイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. Fタイル・トランシーバー・ツールキットのGUI x
7.1.1. Collectionビュー
7.2. Fタイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. Fタイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテルFPGAへのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BERテストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施 7.2.8. FEC統計情報の確認 7.2.9. 垂直バスタブ曲線測定 (VBCM) データ
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tclコンソールにおける結果の例
A. 付録 x
A.1. Fタイルの製造リビジョンとファームウェアのOPN A.2. OSC_CLK_1 QSF割り当て要件
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録

3.6. クロック

Fタイルは、TXおよびRXからの6つの異なるクロック出力オプションをサポートします。これは、FPGAコアのクロックに使用することができます。
注: リファレンス・クロックとシステムPLLの使用に関しては、F-Tile Reference and System PLL Clocks Intel FPGA IP使用時のガイドライン を参照してください。

ワードクロック

ワードクロックはPMAパラレルクロックであり、データレートをPMA幅で割った値に等しくなります。例えば、25.78125Gbpsデータレート、32ビットPMA幅の場合、ワードクロックは 25.78125Gbps ÷ 32 = 805.6640625Mhz です。

ボンディング・クロック

ボンディング・クロックとワードクロックは常にPMAのパラレルクロックであり、通常は同じです。ただし、特定のマルチレーン (つまり、複数のPMA) 結合コンフィグレーションでは、それぞれのコア・インターフェイスのボンディング・クロックは、1つの一次PMAから取得します。一方、ワードクロックは、そのコア・インターフェイスに関連付けられているPMAから取得します。接続に関する推奨事項については、推奨される接続とソースを参照してください。

ユーザークロック1

ユーザークロック1 は、PMAデータレートの分割バージョンです。ユーザークロック1で利用可能な分周係数は、PMAのタイプによって異なります。

FHT: FHTのユーザークロック1は、PMAデータレートを、ストリーム数 × 分周係数で割った値として計算されます。

分周係数は、FHT user clk div33_34 select および FHT TX/RX user clk1 select を使用して指定することができます。FHTの分周係数は、33、34、66、68、または40です。

FGT: FGTのユーザークロック1は、VCO周波数を分周係数で割った値として計算されます。分周係数は、パラメーター・エディターのTX/RXユーザークロック設定にある TX/RX user clock div by パラメーターで指定します。

FGTの分周係数の有効な範囲は、0.5のインクリメントで12から139.5までです (例: 12、12.5、13、13.5、……、139、139.5)。

ユーザークロック2

ユーザークロック2 もまた、PMAデータレートの分割バージョンです。

FHTユーザークロック1および2

FHTでは、異なる分周係数を選択すると、ユーザークロック1とユーザークロック2を異なるコンフィグレーションにすることができます。

デフォルトでは、ユーザークロック1とユーザークロック2は無効になっています。これらの一方または両方を有効にすることができます。次の表は、パラメーター・エディターで選択しているパラメーターに基づく、ユーザークロック1とユーザークロック2のさまざまな組み合わせを示しています。

表 71.  パラメーター・エディターで選択しているパラメーターに基づくFHTのユーザークロック1とユーザークロック2の可能な組み合わせ例
FHT user clk div33_34 select FHT TX/RX user clk1 select FHT TX/RX user clk2 select ユーザークロック1 ユーザークロック2
DIV_33 DIV_33_34 DIV_40 PMAデータレート / (PMAあたりのストリーム数 * 33) PMAデータレート / (PMAあたりのストリーム数 * 40)
DIV_33 DIV_40 DIV_33_34 PMAデータレート / (PMAあたりのストリーム数 * 40) PMAデータレート / (PMAあたりのストリーム数 * 33)
DIV_34 DIV_33_34 DIV_40 PMAデータレート / (PMAあたりのストリーム数 * 34) PMAデータレート / (PMAあたりのストリーム数 * 40)
DIV_34 DIV_40 DIV_33_34 PMAデータレート / (PMAあたりのストリーム数 * 40) PMAデータレート / (PMAあたりのストリーム数 * 34)
DIV_66 DIV_33_34 DIV_40 PMAデータレート / (PMAあたりのストリーム数 * 66) PMAデータレート / (PMAあたりのストリーム数 * 40)
DIV_66 DIV_40 DIV_33_34 PMAデータレート / (PMAあたりのストリーム数 * 40) PMAデータレート / (PMAあたりのストリーム数 * 66)
DIV_68 DIV_33_34 DIV_40 PMAデータレート / (PMAあたりのストリーム数 * 68) PMAデータレート / (PMAあたりのストリーム数 * 40)
DIV_68 DIV_40 DIV_33_34 PMAデータレート / (PMAあたりのストリーム数 * 40) PMAデータレート / (PMAあたりのストリーム数 * 68)
図 75. FHT TXのユーザークロック1とユーザークロック2
図 76. FHT RXのユーザークロック1とユーザークロック2

FGTユーザークロック1および2

デフォルトでは、ユーザークロック1とユーザークロック2は無効になっています。これらの一方または両方を有効にすることができます。FGTでは、ユーザークロック1とユーザークロック2は同じです。次の表は、TX/RX user clock div by パラメーター値の例を示しています。有効な値は、0.5のインクリメントで12から139.5までの範囲です。

表 72.   TX/RX user clock div by パラメーター値の例
TX/RX user clock div by ユーザークロック1 ユーザークロック2
33 VCO周波数 ÷ 33 VCO周波数 ÷ 33
34 VCO周波数 ÷ 34 VCO周波数 ÷ 34
66 VCO周波数 ÷ 66 VCO周波数 ÷ 66
68 VCO周波数 ÷ 68 VCO周波数 ÷ 68
図 77. FGT TXのユーザークロック1とユーザークロック2
図 78. FGT RXのユーザークロック1とユーザークロック2

FGTの TX側では、ユーザークロック1とユーザークロック2を個別に有効にすることができます。RX側では、ユーザークロックを有効にすると、ユーザークロック1とユーザークロック2の両方が有効になります。

ワードクロック、ボンディング・クロック、ユーザークロック1、およびユーザークロック2のTXクロックとRXクロックは、それぞれTX PMAとRX PMAから派生する2つの異なるクロックです。

Sys PLL Clock

Sys PLL Clockは、システムPLLからの出力クロックです。このクロックの周波数は、F-Tile PMA/FEC Direct PHY Intel® FPGA IPの現在のインスタンスに接続しているシステムPLLの出力周波数と同じです。

Sys PLL Clock Div 2

Sys PLL Clock Div 2は、システムPLLからの出力クロックを2で割ったものです。このクロックの周波数は、F-Tile PMA/FEC Direct PHY Intel® FPGA IPの現在のインスタンスに接続しているシステムPLLの出力周波数を2で割った値と同じです。

TXとRXのSys PLL ClockおよびSys PLL Clock Div 2は同じクロックであり、1つのシステムPLLから派生します。


セクションの内容
クロックポート
推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース
tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続
FGT PMAのフラクショナル・モード
FGT RX CDRクロック出力

レベル 2 の表題