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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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2.2.8. ボンディングの配置規則
複数のストリームがボンディングされている場合、EMIBとレーンには、事前に定義されている許可された位置があります。これは、フラクチャーのタイプと位置に基づいています。
ストリームとレーンは、順番に連続して配置されます。一次ストリームは、最も大きいEMIB番号に配置されます。二次ストリームは、2番目に大きいEMIB番号に配置されます。後続のストリームもまた、同様に降順で配置されます。
以降の図の st_x6 と st_x12 のボンディング配置は、PMA Directモードでのみ使用することができます。これらの配置は主に、JESD204B/Cなどのプロトコル、もしくは2、4、8、または16レーン以外のPMA Directのボンディングを必要とするプロトコルを対象としています。
注: 8つのPMAレーンをボンディングする場合は、2つのクアッド内に配置する必要があります。4つのPMAレーンをボンディングする場合は、1つのクアッド内に配置する必要があります。
図 36. 400G一次ストリームの配置
st_x8 フラクチャーの8つのストリームを備える400GハードIPで8つの結合TX PMAレーンを使用する場合
- 8つの25Gbps PMAレーンは、tx_serial_data[7:0] として示されます。
- 一次ストリームの tx_serial_data[0] に許可される位置は、EMIB_23 と EMIB_15 です。
- EMIB_15 を選択する場合、tx_serial_data[0] は FGT3_Quad1 に割り当てられます。それに続いて、tx_serial_data[1] が EMIB_14 と FGT2_Quad1 に割り当てられ、tx_serial_data[2] がEMIB_13 と FGT1_Quad1 に割り当てられます。後続のストリームもまた、同じパターンで割り当てられます。
図 37. 200G一次ストリームの配置
st_x2 フラクチャーの2つのストリームを備える200GハードIPで1つのRX PMAレーンを使用する場合
- 50Gbps PMAレーンは、rx_serial_data[0] として示されます。
- 一次ストリームの rx_serial_data[0] に許可される位置は、EMIB_7 と EMIB_5 です。
- EMIB_7 を選択する場合、rx_serial_data[0] は FGT3_Quad1 に割り当てられます。二次ストリームは、EMIB_6 と FGT2_Quad1 に割り当てられます。
一次レーンとストリームは、ダイナミック・リコンフィグレーションの前後でアクティブになっている必要があります。例えば、400GハードIPで200G-CR4と100G-CR2の間のダイナミック・リコンフィグレーションをサポートするイーサネット・インターフェイスが必要な場合は、次の内容が当てはまります。
- 一次レーンは、eth_tx_serial_data[0] および eth_rx_serial_data[0] として示されます。
- st_x8 フラクチャーと st_x4 フラクチャーの両方が使用されます (前者は200G-CR4、後者は100G-CR2で使用)。ただし、同時には使用されません。
- EMIB_23 と EMIB_15 が st_x8 フラクチャーの一次ストリームに許可される位置です。
- EMIB_23、EMIB_19、EMIB_15、EMIB_11 が st_x4 フラクチャーの一次ストリームに許可される位置です。
- EMIB_23 と EMIB_15 が両方のフラクチャー・タイプで許可される位置です。よって、これらのいずれかを一次ストリーム位置として選択することができます。
F-Tile Channel Placement Tool をチャネル配置のプランニングに使用します。 Quartus® Primeの Tile Interface Planner を使用し、ボードレイアウトのチャネル配置をサインオフします。