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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2)
次のデータは、 X=2 の場合に当てはまります。N はPMAレーンの数を示します。特定の N では、n は0から N-1 になります。N はFGTの場合は最大8、FHTの場合は最大4にすることができ、PMAレーンの数に応じて変化します。Enable Double width transfer = 1 です。完全な変数の定義については、ポートおよび信号のリファレンスにおいてインターフェイス接続するポートのビットを定義する変数を参照してください。
条件 | ビット | n=0 の場合のTXパラレルデータ | ビット | n=1 の場合のTXパラレルデータ | ●● | ビット | n=7 の場合のTXパラレルデータ |
---|---|---|---|---|---|---|---|
2番目のストリーム | 159 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | 319 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | ●● | 1279 | エラスティック・モードのTXコアFIFOの書き込みイネーブル |
151:120 | TXデータ (上位データビット) | 311:280 | TXデータ (上位データビット) | 1391:1240 | TXデータ (上位データビット) | ||
118 | TX PMAインターフェイスのデータ有効 | 278 | TX PMAインターフェイスのデータ有効 | 1238 | TX PMAインターフェイスのデータ有効 | ||
111:80 | TXデータ (下位データビット) | 271:240 | TXデータ (下位データビット) | ●● | 1231:1200 | TXデータ (下位データビット) | |
最初のストリーム | 79 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | 239 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | 1199 | エラスティック・モードのTXコアFIFOの書き込みイネーブル | |
71:40 | TXデータ (上位データビット) | 231:200 | TXデータ (上位データビット) | 1191:1160 | TXデータ (上位データビット) | ||
38 | TX PMAインターフェイスのデータ有効 | 198 | TX PMAインターフェイスのデータ有効 | ●● | 1158 | TX PMAインターフェイスのデータ有効 | |
31:0 | TXデータ (下位データビット) | 191:160 | TXデータ (下位データビット) | 1151:1120 | TXデータ (下位データビット) |
TXパラレルデータ例: PMA幅 = 64 (X=2) での、各ストリームの各PMAレーンのTX PMAインターフェイスのデータ有効信号は次のとおりです。
- PMAレーン n=0 の場合、最初のストリームデータのデータ有効信号 = tx_parallel_data [38]
- PMAレーン n=0の場合、2番目のストリームデータのデータ有効信号 = tx_parallel_data [118]
- PMAレーン n=1 の場合、最初のストリームデータのデータ有効信号 = tx_parallel_data [198]
- PMAレーン n=1の場合、2番目のストリームデータのデータ有効信号 = tx_parallel_data [278]