インテルのみ表示可能 — GUID: nbd1614297401943
Ixiasoft
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4.2. IPのポートリスト
次の表に、IPのポートを示します。ポートはすべて1ビット幅です。
ポート名 | 方向 | 詳細 |
---|---|---|
FHT | ||
in_refclk_fht_i | 入力 | FHTリファレンス・クロック入力ポート。デバイスのリファレンス・クロック・ピンにマッピングする必要があります。このタイプのポートは最大2つ (i = 0から1) です。 |
out_fht_cmmpll_clk_i | 出力 | FHT共通PLL出力ポート。FHTビルディング・ブロックに接続しているプロトコルIPに接続する必要があります。このタイプのポートは最大2つ (i = 0から1) になります。 |
FGTおよびシステムPLL | ||
in_refclk_fgt_i | 入力 | FGTおよびシステムPLLのリファレンス・クロック入力ポート。デバイスのリファレンス・クロック・ピンにマッピングする必要があります。このリファレンス・クロック・ポートは、FGT PMA、システムPLL、またはその両方に接続することができます。このタイプのポートは最大10個 (i = 0から9) になります。 |
avmm_clk | 入力 | Avalon® メモリーマップド・インターフェイス・クロック。このポートは、少なくとも1つの Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。インテルでは、このクロックに100から250MHzを推奨しています。 |
avmm_reset | 入力 | Avalon® メモリーマップド・インターフェイス・リセット。このポートは、少なくとも1つの Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。 |
FGT | ||
out_refclk_fgt_i | 出力 | FGT Refclk 出力ポート。FGTビルディング・ブロックに接続しているプロトコルIPに接続する必要があります。このタイプのポートは最大10個 (i = 0から9) になります。 |
en_refclk_fgt_i | 入力 |
FGTリファレンス・クロックのステータス・コントロール信号。このポートは、対応する Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。このタイプのポートは最大10個 (i = 0から9) になります。
|
disable_refclk_monitor_i | 入力 |
FGTリファレンス・クロック・モニター・コントロール信号。このポートは、対応する Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。このタイプのポートは最大10個 (i = 0から9) になります。
|
refclk_fgt_enabled_i | 出力 |
FGTリファレンス・クロックのステータス信号。このポートは、対応するRefclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。このタイプのポートは最大10個 (i = 0から9) になります。
|
in_cdrclk_i | 入力 | CDR出力としてコンフィグレーションされているFGTリファレンス・クロックの入力ポート。これは、プロトコルIPの出力CDRポートに接続する必要があります。このタイプのポートは最大2つ (i = 0 から 1) になります。 |
out_cdrclk_i | 出力 | CDR出力としてコンフィグレーションされているFGTリファレンス・クロックの出力ポート。これは、CDR出力としてコンフィグレーションすることができる2つのFGTリファレンス・クロック・ピンの1つに接続する必要があります。位置の割り当てを Quartus® Prime プロ・エディションの qsf 設定ファイルで指定し、正しい機能を実現する必要があります。このタイプのポートは最大2つ (i = 0から1) になります。 |
out_coreclk_i | 出力 | ユーザーロジックに向けたFGTリファレンス・クロック出力ポート。このポートは、対応する Export Refclk #i for use in user logic が On に設定されている場合にのみ利用可能です。 |
システムPLL | ||
out_systempll_clk_i | 出力 | システムPLLの出力ポート。これは、プロトコルIPのシステムPLLクロック入力に接続する必要があります。このタイプのポートは最大3つ (i = 0から2) になります。 |
out_systempll_synthlock_i | 出力 | システムPLLのロック・ステータス・ポート。システムPLLが着信リファレンス・クロックにロックされているかを示します。このタイプのポートは最大3つ (i = 0から2) になります。このポートは、ステータスまたはデバッグ信号として使用することができます。 |
refclock_ready [2:0] | 入力 |
システムPLLリファレンス・クロックのステータス・コントロール信号。このポートは、有効になっているすべてのシステムPLLの対応する Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。
システムPLL #i が無効になっている場合は、bit[i] を任意の値にすることができます。システムPLL #i を有効にしている場合は、リファレンス・クロックが利用可能になってから bit[i] をアサートし、着信リファレンス・クロックへのロックを開始するようにシステムPLLに通知する必要があります。 |
refclock_status | 出力 |
システムPLLリファレンス・クロックのステータス信号。このポートは、有効になっているすべてのシステムPLLの対応する Refclk #i is active at and after device configuration が Off に設定されている場合にのみ利用可能です。refclock_ready 信号がアサートされると、システムPLLはリファレンス・クロックに対する位相ロックを開始して、そのステータスを出力します。
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