FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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ID 683872
日付 1/24/2024
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ドキュメント目次
ドキュメント目次 x
1. Fタイルの概要 2. Fタイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 5. FタイルPMA/FEC Direct PHYデザインの実装 6. サポートされるツール 7. Fタイル・トランシーバー・リンクのデバッグ 8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ 9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴 A. 付録
2. Fタイルのアーキテクチャー x
2.1. Fタイルのビルディング・ブロック 2.2. Fタイルの配置規則 2.3. PMAのアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. Fタイルのビルディング・ブロック x
2.1.1. FHT PMAとFGT PMA 2.1.2. 400GハードIPおよび200GハードIP 2.1.3. PMAのデータレート 2.1.4. FECのアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向けIEEE 1588高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. Fタイルの配置規則 x
2.2.1. PMAとフラクチャー間のマッピング 2.2.2. PMAとマッピングするフラクチャーの決定 2.2.3. ハードIPの配置規則 2.2.4. IEEE 1588高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FECの配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMAとフラクチャー間のマッピング x
2.2.1.1. FHT PMAと400GハードIPフラクチャーのマッピング 2.2.1.2. FGT PMAと400GハードIPフラクチャーのマッピング 2.2.1.3. FGT PMAと200GハードIPフラクチャーのマッピング
2.2.2. PMAとマッピングするフラクチャーの決定 x
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装 2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装 2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装 2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装 2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装 2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装 2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装 2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー5: 400GハードIP (FHT) + 200GハードIP (FGT) の場合の例 2.2.5.2. トポロジー6a: 混合トランシーバー・モードの400GハードIP例 2.2.5.3. トポロジー14: 1x PCIe x4 + 400GハードIP (FGT)、PTP使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース1 2.2.8.2. 結合レーンのユースケース2
2.3. PMAのアーキテクチャー x
2.3.1. FHT PMAのアーキテクチャー 2.3.2. FGT PMAのアーキテクチャー
2.3.1. FHT PMAのアーキテクチャー x
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー 2.3.1.2. FHTレシーバーPMAのアーキテクチャー 2.3.1.3. FHT PMAのループバック・モード
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー x
2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHTのシリアライザー 2.3.1.1.3. FHTのグレイコーダーとプリコーダー 2.3.1.1.4. FHTのデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHTレシーバーPMAのアーキテクチャー x
2.3.1.2.1. FHTレシーバーのバッファーとイコライザー 2.3.1.2.2. CDRブロック 2.3.1.2.3. FHTのデシリアライザー
2.3.2. FGT PMAのアーキテクチャー x
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー 2.3.2.2. FGTレシーバーPMAのアーキテクチャー 2.3.2.3. FGT PMAのチューニング 2.3.2.4. FGT PMAのループバック・モード
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー x
2.3.2.1.1. FGTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGTのシリアライザー 2.3.2.1.3. FGTのグレイコーダーとプリコーダー 2.3.2.1.4. FGTのデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGTレシーバーPMAのアーキテクチャー x
2.3.2.2.1. FGTレシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGTのデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システムPLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHTのリファレンス・クロック・ネットワーク 2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク 2.4.1.3. FGT一次PLLのコンフィグレーション
2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGTリファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン 3.3. IPのコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 x
3.1.1. PMA Directでサポートされるモード 3.1.2. FEC Directでサポートされるモード 3.1.3. サポートされないPMA/FECモード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン x
3.2.1. IPのプリセット・パラメーターの設定
3.3. IPのコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TXデータパスのオプション 3.3.3. RXデータパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップのIP-XACTサポート 3.3.7. デザイン例の生成 3.3.8. アナログ・パラメーターのオプション
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATAモードにおけるFGT PMAのコンフィグレーション規則
3.3.2. TXデータパスのオプション x
3.3.2.1. TX PMAインターフェイスのパラメーター
3.3.3. RXデータパスのオプション x
3.3.3.1. RX FGT PMAインターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号 3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FECの信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMAのコントロール信号 3.4.7. RX PMAのステータス信号 3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 3.5.3. TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2) 3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 x
3.5.2.1. SATAプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMAのフラクショナル・モード 3.6.5. FGT RX CDRクロック出力
3.6.5. FGT RX CDRクロック出力 x
3.6.5.1. FGT RX CDRクロック出力の動的なコンフィグレーション
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチFIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMAおよびFEC Direct PHYソフトCSRのレジスターマップ 3.11.2. FHT PMAのレジスターマップ 3.11.3. FGT PMAのレジスターマップ 3.11.4. FECのレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMAおよびFEC Direct PHYソフトCSRレジスターへのアクセス 3.11.6.2. FHT PMAレジスターへのアクセス 3.11.6.3. FGT PMAレジスターへのアクセス
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 x
3.12.1. FHT PMAの設定 3.12.2. FGT PMAの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスのRTL接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル 3.14.1.3. TXイコライザーの設定 3.14.1.4. TXのエラー挿入 3.14.1.5. RXの再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT属性アクセス方式 x
3.14.2.2.1. FGT属性アクセス方式の例1 3.14.2.2.2. FGT属性アクセス方式の例2 3.14.2.2.3. FGT属性アクセス方式の例3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 x
4.1. IPのパラメーター 4.2. IPのポートリスト 4.3. システムPLLのモード - システムPLLのリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システムPLLリファレンス・クロックについてのガイドライン 4.5.2. FGTリファレンス・クロックについてのガイドライン
5. FタイルPMA/FEC Direct PHYデザインの実装 x
5.1. Fタイル PMA/FEC Direct PHYデザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続 5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション 5.8. Fタイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TXデータパスオプションの設定 5.2.3. RXデータパスオプションの設定
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション x
5.7.1. シミュレーションにおけるPAM4エンコーディング・スキーム
5.8. Fタイル・インターフェイスのプランニング x
5.8.1. Fタイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. Fタイル・トランシーバー・リンクのデバッグ x
7.1. Fタイル・トランシーバー・ツールキットのGUI 7.2. Fタイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. Fタイル・トランシーバー・ツールキットのGUI x
7.1.1. Collectionビュー
7.2. Fタイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. Fタイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテルFPGAへのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BERテストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施 7.2.8. FEC統計情報の確認 7.2.9. 垂直バスタブ曲線測定 (VBCM) データ
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tclコンソールにおける結果の例
A. 付録 x
A.1. Fタイルの製造リビジョンとファームウェアのOPN A.2. OSC_CLK_1 QSF割り当て要件
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録

4.1. IPのパラメーター

表 96.   F-Tile Reference and System PLL Clocks Intel® FPGA IPのパラメーター
パラメーター 値 詳細
システムPLL #0
Mode of system PLL Disabled システムPLL #0のモードを選択します。
  • Disabled - システムPLLが使用されていません。少なくとも1つのシステムPLLを有効にする必要があります。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステムPLLの出力周波数で、refclk_freq はシステムPLLのリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIeのユースケースのプリセットです。output_freq はシステムPLLの出力周波数です。
  • User configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIe以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIeのプリセットが要件を満たさない場合に、PCIeのユースケースで使用します。
プリセットのラベルの周波数表示は省略されており、完全に正確な周波数ではありません。完全な周波数については、以下の表を参照してください。デフォルト値は ETHERNET_FREQ_805_156 です。
User configuration
User PCIe-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 42
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #0 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMAおよび他のシステムPLLと共有することができます。デフォルト値は Refclk #0 です。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output frequency 31.25から1000MHz system PLL #0 の出力周波数を MHz で指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。デフォルト値は 805.6640625 です。
システムPLL #1
Mode of system PLL Disabled system PLL #1 のモードを選択します。
  • Disabled - システムPLLが使用されていません。少なくとも1つのシステムPLLを有効にする必要があります。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステムPLLの出力周波数で、refclk_freq はシステムPLLのリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIeのユースケースのプリセットです。output_freq はシステムPLLの出力周波数です。
  • User configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIe以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIeのプリセットが要件を満たさない場合に、PCIeのユースケースで使用します。
デフォルト値は Disabled です。
User configuration
User PCIE-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 42
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #1 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMAおよび他のシステムPLLと共有することができます。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output frequency 31.25から1000MHz system PLL #1 の出力周波数をMHzで指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。
システムPLL #2
Mode of system PLL Disabled system PLL #2 のモードを選択します。
  • Disabled - システムPLLが使用されていません。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステムPLLの出力周波数で、refclk_freq はシステムPLLのリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIeのユースケースのプリセットです。output_freq はシステムPLLの出力周波数です。
  • User configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIe以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システムPLLの出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの1つを選択します。PCIeのプリセットが要件を満たさない場合に、PCIeのユースケースで使用します。
プリセットのラベルの周波数表示は省略されており、完全に正確な周波数ではありません。
User configuration
User PCIE-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 42
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #2 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMAおよび他のシステムPLLと共有することができます。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output Frequency 31.25から1000MHz system PLL #2 の出力周波数をMHzで指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。
FHT共通PLL
Controller source Auto、CommonPLL A、CommonPLL B

両方の共通 PLL が有効になっている場合は、この選択により、FHTマイクロコントローラーを駆動する共通PLLを指定します。この共通PLLを駆動するリファレンス・クロックは、Fタイルの動作全体にわたって提供され、安定している必要があります。
FHT共通PLL A
Enable FHT Common PLL A On/Off FHT共通PLL Aを有効/無効にします。有効にしている場合は、FHTリファレンス・クロック・ソースと周波数を提供する必要があります。デフォルト値は Off です。
FHT refclk source FHT Refclk #0 FHT共通PLL Aの論理リファレンス・クロック・ソースを指定します。デフォルト値は FHT Refclk #0 です。
FHT Refclk #1
FHT共通PLL B
Enable FHT Common PLL B On/Off 有効にしている場合は、FHTリファレンス・クロック・ソースと周波数を提供する必要があります。デフォルト値は Off です。
FHT refclk source FHT Refclk #0 FHT 共通 PLL Bの論理リファレンス・クロック・ソースを指定します。デフォルト値は FHT Refclk #0 です。
FHT Refclk #1
リファレンス・クロック
FGT/System PLL
Enable Refclk #0 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#0を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #0 25から380MHz リファレンス・クロック#0の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#0がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は 156.25 MHz です。リファレンス・クロック#0をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #0 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#0を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #0 for use in user logic On/Off

FGTリファレンス・クロック#0をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#0を物理的にローカル・リファレンス・クロックにマッピングすると 43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #1 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#1を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #1 25から380MHz リファレンス・クロック#1の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#1がFGT PMAとシステムPLLで共有されている場合、リファレンス・クロックの周波数は計算された有効な周波数のドロップダウンになります。ユーザーは、ドロップダウンから1つを選択する必要があります。デフォルト値は Disabled です。リファレンス・クロック#1をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #1 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#1を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #1 for use in user logic On/Off

FGTリファレンス・クロック#1をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#1を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #2 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#2を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #2 25から380MHz リファレンス・クロック#2の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#2がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#2をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #2 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#2を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #2 for use in user logic On/Off

FGTリファレンス・クロック#2をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#2を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #3 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#3を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #3 25から380MHz リファレンス・クロック#3の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#3がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#3をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #3 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#3を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #3 for use in user logic On/Off

FGTリファレンス・クロック#3をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#3を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #4 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#4を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #4 25から380MHz リファレンス・クロック#4の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#4がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#4をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #4 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#4を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #4 for use in user logic On/Off

FGTリファレンス・クロック#4をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#4を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #5 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#5を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #5 25から380MHz リファレンス・クロック#5の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#5がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#5をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #5 is active at and after device configuration On/Off

Onの場合は、リファレンス・クロック#5を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #5 for use in user logic On/Off

FGTリファレンス・クロック#5をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#5を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #6 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#6を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #6 25から380MHz リファレンス・クロック#6の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#6がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#6をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #6 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#6を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #6 for use in user logic On/Off

FGTリファレンス・クロック#6をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#6を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #7 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#7を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #7 25から380MHz リファレンス・クロック#7の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#7がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#7をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #7 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#7を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #7 for use in user logic On/Off

FGTリファレンス・クロック#7をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#7を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #8 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#8を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #8 25から380MHz リファレンス・クロック#8の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#8がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#8をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #8 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#8を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #8 for use in user logic On/Off

FGTリファレンス・クロック#8をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#8を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Offに設定する必要があります。デフォルト値は Off です。

Enable Refclk #9 for FGT PMA On/Off FGT PMAの論理リファレンス・クロック#9を有効にします。このリファレンス・クロックは、システムPLLでも共有することができます。デフォルト値は Off です。
Refclk frequency #9 25から380MHz リファレンス・クロック#9の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックがFGT PMAにコンフィグレーションされている場合は、25から380MHz (HDMIプロトコルを使用している場合は、25から100MHzのみを使用します)。
  • リファレンス・クロックがシステムPLLにコンフィグレーションされている、もしくはシステムPLLとFGT PMAで共有されている場合は、100から380MHz。
リファレンス・クロック#9がFGT PMAとシステムPLLで共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。リファレンス・クロック#9をFGT PMAにのみ使用する場合は、周波数の値を0.0MHzに設定し、可変リファレンス・クロックを定義することができます。
Refclk #9 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック#9を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。

デフォルト値は On です。
Export Refclk #9 for use in user logic On/Off

FGTリファレンス・クロック#9をユーザーロジックで使用できるようにします。FGTリファレンス・クロック#9を物理的にローカル・リファレンス・クロックにマッピングすると43 (FGTリファレンス・クロック位置8または9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

FGT CDRクロック出力
Enable FGT CDR Output #0 On/Off 論理FGT CDRクロック出力#0を有効にします。FGTリファレンス・クロックをCDRクロック出力としてコンフィグレーションするには、このパラメーターを有効にする必要があります。デフォルト値は Off です。
Enable FGT CDR Output #1 On/Off 論理FGT CDRクロック出力#1を有効にします。FGTリファレンス・クロックをCDRクロック出力としてコンフィグレーションするには、このパラメーターを有効にする必要があります。デフォルト値は Off です。
FHTリファレンス・クロック
FHT Refclk frequency #0 100から200MHz FHTリファレンス・クロック#0の周波数をMHzで指定します。
FHT Refclk frequency #1 100から200MHz FHTリファレンス・クロック#1の周波数をMHzで指定します。
42 このモードは現在サポートされていません。
43 ローカル・リファレンス・クロックに関しては、FGTとシステムPLLのリファレンス・クロック・ネットワークを参照してください。
レベル 2 の表題