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Ixiasoft
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. トランシーバー・リンクのデバッグ
9. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツールのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
2.1. Signal Tapロジック・アナライザー
2.2. Signal Tapロジック・アナライザーのタスクフローの概要
2.3. Signal Tapロジック・アナライザーのコンフィグレーション
2.4. トリガーの定義
2.5. デザインのコンパイル
2.6. ターゲットデバイスのプログラム
2.7. Signal Tapロジック・アナライザーの実行
2.8. キャプチャしたデータの表示、解析、および使用
2.9. Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグ
2.10. Signal Tapロジック・アナライザーを使用したブロックベースのデザインのデバッグ
2.11. その他の機能
2.12. デザイン例 : Signal Tapロジック・アナライザーの使用
2.13. カスタム・トリガー・フローのアプリケーション例
2.14. Signal Tapスクリプティングのサポート
2.15. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 改訂履歴
5.1. ISMCEをサポートするIPコア
5.2. In-System Memory Content Editorを使用したデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内のロケーションのモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更 改訂履歴
7.1. System Consoleの概要
7.2. System Consoleのデバッグフロー
7.3. System Consoleと相互作用するIPコア
7.4. System Consoleの起動
7.5. System ConsoleのGUI
7.6. System Consoleのコマンド
7.7. コマンドライン・モードでのSystem Consoleの実行
7.8. System Consoleサービス
7.9. System Consoleの例とチュートリアル
7.10. On-Board インテル® FPGAダウンロード・ケーブルIIのサポート
7.11. システム検証フローにおけるMATLAB*とSimulink*
7.12. 廃止予定のコマンド
7.13. System Consoleを使用したデザインの解析とデバッグ 改訂履歴
8.1. デバイスのサポート
8.2. Channel Manager
8.3. トランシーバー・デバッグ・フローの手順
8.4. トランシーバーをデバッグ可能にするためのデザイン変更
8.5. インテルFPGAにデザインをプログラムする
8.6. Transceiver Toolkitへのデザインのロード
8.7. ハードウェア・リソースのリンク
8.8. トランシーバー・チャネルの特定
8.9. トランシーバー・リンクの作成
8.10. リンクテストの実行
8.11. PMAアナログ設定の制御
8.12. ユーザー・インターフェイス設定リファレンス
8.13. 一般的なエラーのトラブルシューティング
8.14. APIリファレンスのスクリプティング
8.15. トランシーバー・リンクのデバッグ 改訂履歴
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2.1.2. Signal Tapロジック・アナライザーの機能と利点
機能 | 利点 |
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クイック・アクセス・ツールバー | ワンクリックで使用頻度の高いメニュー項目が操作できます。アイコンの上にマウスを重ねると、ツールヒントが表示されます。 |
1つのデバイス内で複数のロジック・アナライザーが使用可能 | デザイン内の複数のクロックドメインのデータを同時にキャプチャできます。 |
1つのJTAGチェーン内の複数デバイスで、複数のロジック・アナライザーが使用可能 | JTAGチェーン内の複数のデバイスからのデータを同時にキャプチャできます。 |
Nios® IIプラグインのサポート | Nios® IIプロセッサーなどのIPに対するノード、トリガー、信号ニーモニックが指定できます。 |
アナライザー・インスタンスごとに最大10個の基本、比較またはAdvancedトリガー条件の設定が可能 | 複雑なデータ・キャプチャ・コマンドをロジック・アナライザーに送信できるため、精度の向上および問題の分離が実現します。 |
Power-upトリガー | トリガーの信号データをキャプチャします。対象となるトリガーの発生タイミングは、デバイスのプログラミング後、かつ手動でのロジック・アナライザーの起動前です。 |
カスタムトリガーHDLオブジェクト | 独自のトリガーのコーディングをVerilog HDLまたはVHDLで行い、デザイン階層内の任意の箇所にあるモジュールのインスタンスをタップすることができます。このとき、必要な接続をすべて手動配線する必要はありません。これにより、デザイン全体に広がるノードをタップするプロセスが簡素化されます。 |
State basedトリガーフロー | トリガー条件を整理して、ロジック・アナライザーでキャプチャする内容を正確に定義することができます。 |
Rapid Recompileを使用したインクリメンタル配線 | トリガー入力、データ入力、ストレージ・クオリフィケーション入力、およびノードカウントを手動で割り当て、フルコンパイルを実行して、Signal Tapロジック・アナライザーをデザインに含めます。次に、デザイン内の異なるノードへの接続、切断、および交換を選択的に実行します。Rapid Recompileを使用してインクリメンタル配線を実行すると、初回のフルコンパイルに比べて2倍から4倍高速化できます。 |
柔軟なバッファー取得モード | バッファー取得制御を使用すると、取得バッファーに書き込まれるデータを正確に制御することができます。セグメント化バッファーとストレージ・クオリフィケーションのある非セグメント化バッファーの両方によって、デザインのデバッグに無関係のデータサンプルを破棄することができます。 |
MATLAB*と付属のMEX関数との統合 | Signal Tapロジック・アナライザーによってMATLAB*整数行列にキャプチャされたデータを収集します。 |
ロジック・アナライザー・インスタンスあたり最大2,048チャネル | 多数の信号およびワイドバス構造をサンプリングします。 |
インスタンスあたり最大128Kのサンプリング | 各チャネルで大容量サンプルセットのキャプチャが可能です。 |
高速クロック周波数 | データノードの同期サンプリングのため、テスト対象のロジックを駆動する同じクロックツリーを使用します。 |
リソース使用量の推定 | Signal Tapロジック・アナライザー・コンフィグレーションで使用するロジックおよびメモリーデバイスのリソースを推定します。 |
追加コストが不要 | インテル® Quartus® Primeサブスクリプションと インテル® Quartus® Primeライト・エディションにはSignal Tapロジック・アナライザーが含まれています。 |
他のオンチップ・デバッグ・ユーティリティーとの互換性 | Signal Tapロジック・アナライザーをJTAGベースのオンチップ・デバッグ・ツール (In-System Memory Contentエディターなど) と連携して使用できます。リアルタイムで信号値を変更すると同時に、Signal Tapロジック・アナライザーで解析を実行できます。 |
浮動小数点表示フォーマット | Edit > Bus Display Format > Floating-point の順にクリックしてイネーブルします。次のフォーマットがサポートされています。
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関連情報