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Ixiasoft
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. トランシーバー・リンクのデバッグ
9. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツールのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
2.1. Signal Tapロジック・アナライザー
2.2. Signal Tapロジック・アナライザーのタスクフローの概要
2.3. Signal Tapロジック・アナライザーのコンフィグレーション
2.4. トリガーの定義
2.5. デザインのコンパイル
2.6. ターゲットデバイスのプログラム
2.7. Signal Tapロジック・アナライザーの実行
2.8. キャプチャしたデータの表示、解析、および使用
2.9. Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグ
2.10. Signal Tapロジック・アナライザーを使用したブロックベースのデザインのデバッグ
2.11. その他の機能
2.12. デザイン例 : Signal Tapロジック・アナライザーの使用
2.13. カスタム・トリガー・フローのアプリケーション例
2.14. Signal Tapスクリプティングのサポート
2.15. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 改訂履歴
5.1. ISMCEをサポートするIPコア
5.2. In-System Memory Content Editorを使用したデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内のロケーションのモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更 改訂履歴
7.1. System Consoleの概要
7.2. System Consoleのデバッグフロー
7.3. System Consoleと相互作用するIPコア
7.4. System Consoleの起動
7.5. System ConsoleのGUI
7.6. System Consoleのコマンド
7.7. コマンドライン・モードでのSystem Consoleの実行
7.8. System Consoleサービス
7.9. System Consoleの例とチュートリアル
7.10. On-Board インテル® FPGAダウンロード・ケーブルIIのサポート
7.11. システム検証フローにおけるMATLAB*とSimulink*
7.12. 廃止予定のコマンド
7.13. System Consoleを使用したデザインの解析とデバッグ 改訂履歴
8.1. デバイスのサポート
8.2. Channel Manager
8.3. トランシーバー・デバッグ・フローの手順
8.4. トランシーバーをデバッグ可能にするためのデザイン変更
8.5. インテルFPGAにデザインをプログラムする
8.6. Transceiver Toolkitへのデザインのロード
8.7. ハードウェア・リソースのリンク
8.8. トランシーバー・チャネルの特定
8.9. トランシーバー・リンクの作成
8.10. リンクテストの実行
8.11. PMAアナログ設定の制御
8.12. ユーザー・インターフェイス設定リファレンス
8.13. 一般的なエラーのトラブルシューティング
8.14. APIリファレンスのスクリプティング
8.15. トランシーバー・リンクのデバッグ 改訂履歴
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2.10.1.1.1. パーティション境界ポートを使用したコア・パーティション再利用のデベロッパー・フロー
デバッグ用デザインの準備をパーティション境界ポートを使用してデベロッパー・プロジェクトで行うには、次の手順に従います。
- コア・パーティションを作成します。
合成プロジェクトで、コアロジックのデザイン・パーティションを定義します。
- パーティション境界ポートの定義
- デザインをコンパイルします。
デザインのQSFにEXPORT_PARTITION_SNAPSHOT_SYNTHESIZEDまたはEXPORT_PARTITION_SNAPSHOT_FINALアサインメントが含まれている場合、Compilerでは output_files ディレクトリーに .qdb を自動生成します。
- 必要に応じて、コンパイルレポートをチェックし、パーティション境界ポートのリストを検索します。
- コンパイルで .qdb ファイルが自動生成されない場合は、Project > Export Design Partitionをクリックします。
デフォルトでは、 .qdb ファイルにはSignal Tapパーティションに関連付けられている任意のHDLインスタンスが含まれています。ただし、そのインスタンスを削除し、コアを再コンパイルして再エクスポートした場合は例外です。
- ブラック・ボックス・ファイルを作成します。
ブラック・ボックス・ファイルに含まれるのは、ポート、モジュール、またはエンティティーの定義のみです。ロジックは含まれません。
- ファイルをコンシューマー・プロジェクトにコピーします。
.qdb ファイル、ブラック・ボックス・ファイル、その他必要なデータを含めます。
必要に応じて、ルート・パーティションおよびコア・パーティション内の信号の検証をデベロッパー・プロジェクトでSignal Tapロジック・アナライザーを使用して行うことができます。
各ステップのインストラクションについて詳しくは、 AN 847 : デザインブロックを再利用したSignal Tapのチュートリアル : インテル® Arria® 10 FPGA開発ボード用 のコア・パーティション再利用のデバッグ (デベロッパー) を参照してください。