インテル® Quartus® Primeプロ・エディション・ユーザーガイド: デバッグツール

ダウンロード PDF
ID 683819
日付 9/30/2019
Public
ドキュメント目次
ドキュメント目次 x
1. システム・デバッグ・ツールの概要 2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 3. Signal Probeを使用した迅速なデザイン検証 4. 外部ロジック・アナライザーを使用したインシステム・デバッグ 5. メモリーおよび定数のインシステム変更 6. In-System Sources and Probesを使用したデザインのデバッグ 7. System Consoleを使用したデザインの解析とデバッグ 8. トランシーバー・リンクのデバッグ 9. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツールのアーカイブ A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. システム・デバッグ・ツールの概要 x
1.1. システム・デバッグ・ツールのポートフォリオ 1.2. RTLノードのモニタリング・ツール 1.3. スティミュラス対応ツール 1.4. Virtual JTAG Interface Intel FPGA IP 1.5. システムレベルのデバッグ・ファブリック 1.6. SLD JTAG Bridge 1.7. パーシャル・リコンフィグレーション・デザインのデバッグ 1.8. システム・デバッグ・ツールの概要 改訂履歴
1.1. システム・デバッグ・ツールのポートフォリオ x
1.1.1. システム・デバッグ・ツールの比較 1.1.2. 一般的なデバッグ要件に対する推奨ツール 1.1.3. エコシステムのデバッグ
1.2. RTLノードのモニタリング・ツール x
1.2.1. リソース使用率 1.2.2. ピンの使用方法 1.2.3. ユーザビリティーの強化
1.2.1. リソース使用率 x
1.2.1.1. オーバーヘッド・ロジック 1.2.1.2. リソースの見積もり
1.2.2. ピンの使用方法 x
1.2.2.1. Signal Tapロジック・アナライザーの場合 1.2.2.2. Signal Probeの場合 1.2.2.3. Logic Analyzer Interfaceの場合
1.2.3. ユーザビリティーの強化 x
1.2.3.1. インクリメンタル配線 1.2.3.2. スクリプティングを使用したオートメーション 1.2.3.3. リモートデバッグ
1.3. スティミュラス対応ツール x
1.3.1. In-System Sources and Probes 1.3.2. In-System Memory Content Editor 1.3.3. System Console
1.3.1. In-System Sources and Probes x
1.3.1.1. プッシュボタン機能
1.3.2. In-System Memory Content Editor x
1.3.2.1. テストベクトルの生成
1.3.3. System Console x
1.3.3.1. シグナル・インテグリティーのテスト 1.3.3.2. ボードの立ち上げと検証 1.3.3.3. Transceiver Toolkitを使用したリンク・シグナル・インテグリティーの検証
1.6. SLD JTAG Bridge x
1.6.1. SLD JTAG Bridge Index 1.6.2. SLD JTAG Bridge Agentのインスタンス化 1.6.3. SLD JTAG Bridge Hostのインスタンス化
1.7. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック x
1.7.1.1. PRデバッグ・インフラストラクチャーの生成
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ x
2.1. Signal Tapロジック・アナライザー 2.2. Signal Tapロジック・アナライザーのタスクフローの概要 2.3. Signal Tapロジック・アナライザーのコンフィグレーション 2.4. トリガーの定義 2.5. デザインのコンパイル 2.6. ターゲットデバイスのプログラム 2.7. Signal Tapロジック・アナライザーの実行 2.8. キャプチャしたデータの表示、解析、および使用 2.9. Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグ 2.10. Signal Tapロジック・アナライザーを使用したブロックベースのデザインのデバッグ 2.11. その他の機能 2.12. デザイン例 : Signal Tapロジック・アナライザーの使用 2.13. カスタム・トリガー・フローのアプリケーション例 2.14. Signal Tapスクリプティングのサポート 2.15. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 改訂履歴
2.1. Signal Tapロジック・アナライザー x
2.1.1. ハードウェアおよびソフトウェア要件 2.1.2. Signal Tapロジック・アナライザーの機能と利点 2.1.3. 旧バージョンの インテル® Quartus® Prime開発ソフトウェアとの後方互換性
2.1.1. ハードウェアおよびソフトウェア要件 x
2.1.1.1. スタンドアロンのSignal Tap Logic Analyzer GUIを開く
2.2. Signal Tapロジック・アナライザーのタスクフローの概要 x
2.2.1. Signal Tapロジック・アナライザーのデザインへの追加 2.2.2. Signal Tapロジック・アナライザーのコンフィグレーション 2.2.3. トリガー条件の定義 2.2.4. デザインのコンパイル 2.2.5. ターゲットデバイスのプログラム 2.2.6. Signal Tapロジック・アナライザーの実行 2.2.7. キャプチャしたデータの表示、解析、および使用
2.3. Signal Tapロジック・アナライザーのコンフィグレーション x
2.3.1. 取得クロックの割り当て 2.3.2. Signal Tapファイルへの信号の追加 2.3.3. プラグインを使用した信号の追加 2.3.4. サンプル深度の指定 2.3.5. 特定のRAMタイプへのデータのキャプチャ 2.3.6. バッファー取得モードの選択 2.3.7. パイプライン設定の指定 2.3.8. 関連サンプルのフィルタリング 2.3.9. 複数のSignal Tapファイルとコンフィグレーションの管理
2.3.2. Signal Tapファイルへの信号の追加 x
2.3.2.1. 合成前信号 2.3.2.2. ポストフィット信号 2.3.2.3. 信号の保持 2.3.2.4. ノードリスト信号の使用オプション 2.3.2.5. Signal Tapデバッグに使用できない信号
2.3.2.2. ポストフィット信号 x
2.3.2.2.1. Technology Map Viewerを使用したデータ信号の割り当て
2.3.2.4. ノードリスト信号の使用オプション x
2.3.2.4.1. Signal Tapインスタンスのイネーブルとディスエーブル
2.3.6. バッファー取得モードの選択 x
2.3.6.1. 非セグメント化バッファー 2.3.6.2. セグメント化バッファー
2.3.7. パイプライン設定の指定 x
2.3.7.1. Platform Designer でのパイプライン設定の指定
2.3.8. 関連サンプルのフィルタリング x
2.3.8.1. Input Portモード 2.3.8.2. Transitionalモード 2.3.8.3. Conditionalモード 2.3.8.4. Start/Stopモード 2.3.8.5. State-Based 2.3.8.6. データの不連続性の表示 2.3.8.7. Storage Qualifierのディスエーブル
2.3.9. 複数のSignal Tapファイルとコンフィグレーションの管理 x
2.3.9.1. Data Logペイン 2.3.9.2. SOF Manager
2.4. トリガーの定義 x
2.4.1. Basicトリガー条件 2.4.2. Comparisonトリガー条件 2.4.3. Advancedトリガー条件 2.4.4. カスタムトリガーのHDLオブジェクト 2.4.5. Trigger Condition Flowの制御 2.4.6. トリガー位置の指定 2.4.7. Power-upトリガー 2.4.8. 外部トリガー
2.4.1. Basicトリガー条件 x
2.4.1.1. ネストされたグループによるBasic ORトリガー条件の使用
2.4.2. Comparisonトリガー条件 x
2.4.2.1. Comparisonトリガー条件の指定
2.4.3. Advancedトリガー条件 x
2.4.3.1. アドバンスト・トリガー式の例
2.4.4. カスタムトリガーのHDLオブジェクト x
2.4.4.1. Custom Trigger HDLオブジェクトの使用 2.4.4.2. Custom Trigger HDLモジュールに必要な入力と出力 2.4.4.3. Custom Trigger HDLモジュールのプロパティー
2.4.5. Trigger Condition Flowの制御 x
2.4.5.1. Sequential Triggering 2.4.5.2. State-basedトリガー 2.4.5.3. Signal Tap Trigger Flow Description Language 2.4.5.4. State-Based Storage Qualifier機能
2.4.5.1. Sequential Triggering x
2.4.5.1.1. 連続シーケンシャル・トリガー・フローのコンフィグレーション 2.4.5.1.2. 条件達成後にクロックサイクルをスキップするトリガー 2.4.5.1.3. ポストフィル・カウント値がmより小さいストレージ・クオリフィケーション
2.4.5.2. State-basedトリガー x
2.4.5.2.1. State-Based Triggering Flowタブ 2.4.5.2.2. Trigger Lockモード
2.4.5.3. Signal Tap Trigger Flow Description Language x
2.4.5.3.1. <state_label> 2.4.5.3.2. <boolean_expression> 2.4.5.3.3. <action_list>
2.4.5.4. State-Based Storage Qualifier機能 x
2.4.5.4.1. State-basedトリガーフローのストレージ・クオリフィケーション機能
2.4.6. トリガー位置の指定 x
2.4.6.1. ポストフィル・カウンター
2.4.7. Power-upトリガー x
2.4.7.1. Power-Up Triggerのイネーブル 2.4.7.2. Power-Up Trigger条件のコンフィグレーション 2.4.7.3. Run-Time TriggerおよびPower-Up Trigger条件を使用したSignal Tapインスタンスの管理
2.5. デザインのコンパイル x
2.5.1. 再コンパイルを必要とする変更の防止 2.5.2. プロジェクトを再コンパイルする必要性の確認 2.5.3. Rapid Recompileを使用したIncremental Route 2.5.4. Signal Tapロジック・アナライザーを使用したタイミングの保持 2.5.5. パフォーマンスおよびリソースに関する考慮事項
2.5.3. Rapid Recompileを使用したIncremental Route x
2.5.3.1. Incremental Routeフローの使用 2.5.3.2. 最大限の高速化を達成するためのこつ
2.5.5. パフォーマンスおよびリソースに関する考慮事項 x
2.5.5.1. クリティカル・パス内のSignal Tapロジック 2.5.5.2. クリティカル・リソースを使用したSignal Tapロジック
2.6. ターゲットデバイスのプログラム x
2.6.1. .stpファイルと .sofファイル間の設定互換性の確認
2.7. Signal Tapロジック・アナライザーの実行 x
2.7.1. ランタイム・リコンフィグレーションが可能なオプション 2.7.2. Signal Tapのステータスメッセージ
2.8. キャプチャしたデータの表示、解析、および使用 x
2.8.1. セグメント化バッファーを使用したデータのキャプチャ 2.8.2. プレフィル書き込み動作の各取得モード間の相違点 2.8.3. ビットパターン用ニーモニックの作成 2.8.4. プラグインを使用した自動ニーモニック 2.8.5. デザイン内でのノードの検索 2.8.6. キャプチャしたデータの保存 2.8.7. キャプチャしたデータの他のファイル・フォーマットへの変換 2.8.8. Signal Tapリストファイルの作成
2.8.2. プレフィル書き込み動作の各取得モード間の相違点 x
2.8.2.1. 例
2.9. Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグ x
2.9.1. PRデザインのデバッグ時の推奨事項 2.9.2. デバッグ用パーシャル・リコンフィグレーション・デザインのセットアップ 2.9.3. PRデザイン内でのデータ取得の実行
2.9.2. デバッグ用パーシャル・リコンフィグレーション・デザインのセットアップ x
2.9.2.1. デバッグ用スタティック領域の準備 2.9.2.2. デバッグ用ベースリビジョンの準備 2.9.2.3. デバッグ用PRペルソナの準備
2.10. Signal Tapロジック・アナライザーを使用したブロックベースのデザインのデバッグ x
2.10.1. コア・パーティションの再利用によるSignal Tap 2.10.2. ルート・パーティションを再利用したSignal Tap 2.10.3. インポートしたスナップショットのデバッグ
2.10.1. コア・パーティションの再利用によるSignal Tap x
2.10.1.1. パーティション境界ポート 2.10.1.2. Signal Tap HDLインスタンス
2.10.1.1. パーティション境界ポート x
2.10.1.1.1. パーティション境界ポートを使用したコア・パーティション再利用のデベロッパー・フロー 2.10.1.1.2. パーティション境界ポートを使用したコア・パーティション再利用のコンシューマー・フロー
2.10.1.2. Signal Tap HDLインスタンス x
2.10.1.2.1. Signal TapHDLインスタンスを使用したコア・パーティション再利用のデベロッパー・フロー 2.10.1.2.2. Signal Tap HDLインスタンスを使用したコア・パーティション再利用のコンシューマー・フロー
2.10.2. ルート・パーティションを再利用したSignal Tap x
2.10.2.1. ルート・パーティション再利用のデベロッパー・フロー 2.10.2.2. ルート・パーティション再利用のコンシューマー・フロー
2.10.3. インポートしたスナップショットのデバッグ x
2.10.3.1. ポストフィット・ノードを使用した合成スナップショットのデバッグ
2.11. その他の機能 x
2.11.1. デザイン・インスタンスからのSignal Tapファイルの作成 2.11.2. Signal Tap MATLAB* MEX関数を使用したデータのキャプチャ 2.11.3. ラボ環境でのSignal Tapの使用 2.11.4. Signal Tapロジック・アナライザーを使用したリモートデバッグ 2.11.5. コンフィグレーション・ビットストリーム・セキュリティー付きのデバイスにおけるSignal Tapロジック・アナライザーの使用 2.11.6. Signal Tapロジック・アナライザーで使用するFPGAリソースのモニタリング
2.11.1. デザイン・インスタンスからのSignal Tapファイルの作成 x
2.11.1.1. デザイン・インスタンスからの .stpファイルの生成
2.11.4. Signal Tapロジック・アナライザーを使用したリモートデバッグ x
2.11.4.1. ローカルPCとSoCを使用したデバッグ 2.11.4.2. ローカルPCとリモートSoCを使用したデバッグ
2.11.4.2. ローカルPCとリモートSoCを使用したデバッグ x
2.11.4.2.1. 機器のセットアップ
2.13. カスタム・トリガー・フローのアプリケーション例 x
2.13.1. デザイン例1 : カスタムトリガー位置の指定 2.13.2. デザイン例2 : triggercond1がtriggercond2とtriggercond3の間で10回発生する場合のトリガー
2.14. Signal Tapスクリプティングのサポート x
2.14.1. Signal Tap コマンドライン・オプション 2.14.2. コマンドラインからのデータのキャプチャ
3. Signal Probeを使用した迅速なデザイン検証 x
3.1. Signal ProbeおよびRapid Recompileを使用したデバッグフロー 3.2. Signal Probeを使用した迅速なデザイン検証 改訂履歴
3.1. Signal ProbeおよびRapid Recompileを使用したデバッグフロー x
3.1.1. Signal Probeピンの予約 3.1.2. デザインのコンパイル 3.1.3. Signal Probeピンへのノードの割り当て 3.1.4. デザインの再コンパイル 3.1.5. Fitterレポートの接続テーブルの確認
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ x
4.1. インテル® Quartus® Primeロジック・アナライザー・インターフェイス 4.2. ロジック・アナライザーの選択 4.3. LAIの使用フロー 4.4. 実行時のアクティブバンクの制御 4.5. LAIコアのパラメーター 4.6. 外部ロジック・アナライザーを使用したインシステム・デバッグ
4.2. ロジック・アナライザーの選択 x
4.2.1. 必要なコンポーネント
4.3. LAIの使用フロー x
4.3.1. ロジック・アナライザー・インターフェイスのパラメーターの定義 4.3.2. 使用可能なI/OピンへのLAIファイルピンのマッピング 4.3.3. 内部信号のLAIバンクへのマッピング 4.3.4. インテル® Quartus® Primeプロジェクトのコンパイル 4.3.5. インテルでサポートしているデバイスのLAIを使用したプログラミング
4.4. 実行時のアクティブバンクの制御 x
4.4.1. ロジック・アナライザーでのデータの取得
5. メモリーおよび定数のインシステム変更 x
5.1. ISMCEをサポートするIPコア 5.2. In-System Memory Content Editorを使用したデバッグフロー 5.3. デザイン内インスタンスのランタイム修正のイネーブル 5.4. In-System Memory Content Editorを使用したデバイスのプログラミング 5.5. メモリー・インスタンスのISMCEへのロード 5.6. メモリー内のロケーションのモニタリング 5.7. Hex Editorを使用したメモリー内容の編集 5.8. メモリーファイルのインポートおよびエクスポート 5.9. 複数のデバイスへのアクセス 5.10. スクリプティング・サポート 5.11. メモリーおよび定数のインシステム変更 改訂履歴
5.10. スクリプティング・サポート x
5.10.1. insystem_memory_edit Tclパッケージ
5.10.1. insystem_memory_edit Tclパッケージ x
5.10.1.1. insystem_memory_editパッケージに関する情報の入手
6. In-System Sources and Probesを使用したデザインのデバッグ x
6.1. ハードウェアおよびソフトウェア要件 6.2. In-System Sources and Probes Editorを使用したデザインフロー 6.3. デザインのコンパイル 6.4. In-System Sources and Probes Editorの実行 6.5. In-System Sources and Probes EditorのTclインターフェイス 6.6. デザイン例 : ダイナミックPLLリコンフィグレーション 6.7. In-System Sources and Probesを使用したデザインのデバッグの改訂履歴
6.2. In-System Sources and Probes Editorを使用したデザインフロー x
6.2.1. In-System Sources and Probes IPコアのインスタンス化 6.2.2. In-System Sources and Probes IPコアのパラメーター
6.4. In-System Sources and Probes Editorの実行 x
6.4.1. In-System Sources and Probes EditorのGUI 6.4.2. JTAGチェーン・コンフィグレーションを使用したデバイスのプログラミング 6.4.3. Instance Manager 6.4.4. In-System Sources and Probes Editorペイン
6.4.4. In-System Sources and Probes Editorペイン x
6.4.4.1. プローブデータの読み出し 6.4.4.2. データの書き込み 6.4.4.3. データの編成
7. System Consoleを使用したデザインの解析とデバッグ x
7.1. System Consoleの概要 7.2. System Consoleのデバッグフロー 7.3. System Consoleと相互作用するIPコア 7.4. System Consoleの起動 7.5. System ConsoleのGUI 7.6. System Consoleのコマンド 7.7. コマンドライン・モードでのSystem Consoleの実行 7.8. System Consoleサービス 7.9. System Consoleの例とチュートリアル 7.10. On-Board インテル® FPGAダウンロード・ケーブルIIのサポート 7.11. システム検証フローにおけるMATLAB*とSimulink* 7.12. 廃止予定のコマンド 7.13. System Consoleを使用したデザインの解析とデバッグ 改訂履歴
7.3. System Consoleと相互作用するIPコア x
7.3.1. デバッグ・エージェントによって提供されるサービス
7.4. System Consoleの起動 x
7.4.1. Nios® IIコマンドシェルからのSystem Consoleの起動 7.4.2. スタンドアロンのSystem Consoleの起動 7.4.3. Platform DesignerからのSystem Consoleの起動 7.4.4. インテル® Quartus® PrimeからのSystem Consoleの起動 7.4.5. 起動のカスタマイズ
7.5. System ConsoleのGUI x
7.5.1. System Consoleのデフォルトのペイン 7.5.2. System Consoleビュー
7.5.1. System Consoleのデフォルトのペイン x
7.5.1.1. Toolkit Explorerペイン 7.5.1.2. System Explorerペイン
7.5.1.1. Toolkit Explorerペイン x
7.5.1.1.1. インタラクティブ・インスタンスのフィルタリングと検索 7.5.1.1.2. Toolkit Explorerからのコレクションの作成
7.5.2. System Consoleビュー x
7.5.2.1. Main View 7.5.2.2. Autosweepビュー 7.5.2.3. Dashboardビュー 7.5.2.4. Eye View
7.5.2.1. Main View x
7.5.2.1.1. Link Pairビュー
7.8. System Consoleサービス x
7.8.1. 使用可能なサービスの検索 7.8.2. サービスの開始と終了 7.8.3. SLD Service 7.8.4. In-System Sources and Probes 7.8.5. モニターサービス 7.8.6. デバイスサービス 7.8.7. デザインサービス 7.8.8. バイトストリーム・サービス 7.8.9. JTAG Debugサービス
7.8.3. SLD Service x
7.8.3.1. SLDコマンド
7.8.4. In-System Sources and Probes x
7.8.4.1. In-System Sources and Probes用コマンド
7.8.5. モニターサービス x
7.8.5.1. Monitorコマンド
7.8.6. デバイスサービス x
7.8.6.1. デバイスコマンド
7.8.7. デザインサービス x
7.8.7.1. デザイン・サービス・コマンド
7.8.8. バイトストリーム・サービス x
7.8.8.1. バイトストリーム・コマンド
7.8.9. JTAG Debugサービス x
7.8.9.1. JTAG Debugコマンド
7.9. System Consoleの例とチュートリアル x
7.9.1. Nios® IIプロセッサーの例
7.9.1. Nios® IIプロセッサーの例 x
7.9.1.1. プロセッサー・コマンド
7.11. システム検証フローにおけるMATLAB*とSimulink* x
7.11.1. サポートされているMATLAB* APIコマンド 7.11.2. ハイレベルのフロー
8. トランシーバー・リンクのデバッグ x
8.1. デバイスのサポート 8.2. Channel Manager 8.3. トランシーバー・デバッグ・フローの手順 8.4. トランシーバーをデバッグ可能にするためのデザイン変更 8.5. インテルFPGAにデザインをプログラムする 8.6. Transceiver Toolkitへのデザインのロード 8.7. ハードウェア・リソースのリンク 8.8. トランシーバー・チャネルの特定 8.9. トランシーバー・リンクの作成 8.10. リンクテストの実行 8.11. PMAアナログ設定の制御 8.12. ユーザー・インターフェイス設定リファレンス 8.13. 一般的なエラーのトラブルシューティング 8.14. APIリファレンスのスクリプティング 8.15. トランシーバー・リンクのデバッグ 改訂履歴
8.2. Channel Manager x
8.2.1. チャネル表示モード
8.4. トランシーバーをデバッグ可能にするためのデザイン変更 x
8.4.1. トランシーバーIPコアのデバッグに関係するパラメーター
8.4.1. トランシーバーIPコアのデバッグに関係するパラメーター x
8.4.1.1. パラメーター・エディターでの インテル® Arria® 10および インテル® Cyclone® 10 GX トランシーバーIPのパラメーターのデバッグ 8.4.1.2. パラメーター・エディターでの インテル® Stratix® 10 LおよびHタイル・トランシーバーIPのパラメーターのデバッグ 8.4.1.3. パラメーター・エディターでの インテル® Stratix® 10 Eタイル・トランシーバーIPのパラメーターのデバッグ 8.4.1.4. Debug IPコアのインスタンス化とパラメーター化
8.7. ハードウェア・リソースのリンク x
8.7.1. 1つのデザインを1つのデバイスに対してリンクする 8.7.2. 2つのデザインを2つのデバイスに対してリンクする 8.7.3. 1つのデザインを2つのデバイス上でリンクする 8.7.4. デザインとデバイスを別々のボード上でリンクする 8.7.5. ハードウェア接続の検証
8.8. トランシーバー・チャネルの特定 x
8.8.1. トランシーバー・チャネルの制御
8.10. リンクテストの実行 x
8.10.1. BERテストの実行 8.10.2. リンク最適化テスト 8.10.3. Eye Viewerテストの実行
8.11. PMAアナログ設定の制御 x
8.11.1. インテル® Arria® 10および インテル® Cyclone® 10 GX のPAM設定 8.11.2. インテル® Stratix® 10 LおよびHタイルのPMA設定 8.11.3. インテル® Stratix® 10 EタイルのPMA設定
8.14. APIリファレンスのスクリプティング x
8.14.1. Transceiver Toolkitのコマンド 8.14.2. Data Pattern Generatorのコマンド 8.14.3. Data Pattern Checkerのコマンド
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. トランシーバー・リンクのデバッグ
9. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツールのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

8.12. ユーザー・インターフェイス設定リファレンス

Transceiver Toolkitのユーザー・インターフェイスには、次の設定が含まれています。

表 36.  Transceiver Toolkitコントロール・ペインの設定アルファベット順の設定です。すべての設定は、Transceiver Linkのコントロール・ペインに表示されます。
設定 説明 デバイスファミリー コントロール・ペイン
Alias チャネルに対して選択する名前です。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Auto Sweep status 現在お​​よび最良のテスト済みビット、エラー、ビット・エラー・レート、および現在のAuto Sweepテストのケースカウントを報告します。 サポートされているすべてのデバイスファミリー Receiverペイン
Bit error rate (BER) チェッカーの最後のリセット以降にテストされたビットで割ったエラーの数を報告します。 サポートされているすべてのデバイスファミリー Receiverペイン
Channel address トランシーバー・チャネルの論理アドレス番号です。 トランシーバー・チャネルの論理アドレス番号です。

Transmitterペイン

Receiverペイン
CTLE AC Gain レシーバーのContinuous Time Linear Equalization (CTLE) AC Gainを指定します。ACゲインのフルレンジは、ピーク周波数 (設定0) での約 -2 dBからピーク周波数(設定15)での +10 dBになります。 インテル® Stratix® 10 LおよびHタイル Receiverペイン
CTLE EQ Gain

レシーバーのCTLE EQ Gain

を指定します。EQゲインのフルレンジは、ピーク周波数(設定0)での0 dBからピーク周波数(設定47)での-16 dBになります。 		インテル® Stratix® 10 LおよびHタイル Receiverペイン
CTLE DFE mode
  • アダプティブCTLE、アダプティブVGA、1タップ・アダプティブDFE
  • マニュアルCTLE、マニュアルVGA、DFEオフ
  • アダプティブCTLE、アダプティブVGA、オール・タップ・アダプティブDFE
  • アダプティブCTLE、アダプティブVGA、オール・タップ・アダプティブDFE
 インテル® Arria® 10および インテル® Cyclone® 10 GX Receiverペイン
Data rate プロジェクト・ファイルに表示されるチャネルのデータレート、または周波数検出器で測定するデータレートです。

周波数検出器を使用するには、Data Pattern Checker IPコアまたはData Pattern Generator IPコアのEnable Frequency Counterをオンにし、IPコアを再生成し、デザインを再コンパイルします。

測定されるデータレートは、プロジェクト・ファイルに表示されるAvalon管理クロック周波数に依存しています。

設定を変更し、再度データレートをサンプリングする場合は、Data rateの横にあるRefreshボタンをクリックしてください。

サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
DC gain 周波数スペクトル間の入力信号に同一ブーストを均等にブーストします。 インテル® Arria® 10および インテル® Cyclone® 10 GX Receiverペイン
DFE mode

信号品質向上のためのディシジョン・フィードバック・イコライゼーション (DFE) です。

デバイス 値
インテル® Arria® 10 および インテル® Cyclone® 10 GX 1-11

インテル® Arria® 10デバイスでは、DFEモードはOff、Manual、Adaptation Enabledです。Adaptation EnabledモードのDFEでは、最適なタップ値を自動検索します。

インテル® Arria® 10 および インテル® Cyclone® 10 GX Receiverペイン
E-Tile Adaptation Mode

レシーバー・イコライザー・パラメーターのチューニング・モードを指定します。

  • Continuous Adaptation
  • One-Time Adaptation
注: One-Time Adaptation Modeを実行する場合、BER測定が同時に実行されていないことを確認してください。
Start One-Timeボタンは、アダプテーションが完了するまで押下されます。 		インテル® Stratix® 10 Eタイル Receiverペイン
Equalization control

入力信号の高周波ゲインをブーストして、物理媒体のローパスフィルター効果を補償します。このオプションをDFEと併用する場合、DFEを使用するのはManualモードあるいはAdaptation Enabledモードです。

インテル® Arria® 10および インテル® Cyclone® 10 GX Receiverペイン
Equalization mode

インテル® Arria® 10デバイスの場合、Equalization Modeの設定は、ManualあるいはTriggeredにします。

インテル® Arria® 10および インテル® Cyclone® 10 GX Receiverペイン
Error rate limit

エラーレートの制限をオン/オフします。Start checking afterで指定されるビット数をツールキットで待機してから、次の2回のチェックのビット・エラー・レート (BER) を調べます。

Bit error rate achieves belowでは、ビット・エラー・レートの上限を設定します。そのエラーレートが設定されたエラーレートよりも良い場合、テストは終了します。

Bit error rate exceedsは、ビット・エラー・レートの下限を設定します。そのエラーレートが設定されたエラーレートよりも悪い場合、テストは終了します。

サポートされるすべてのデバイスファミリー Receiverペイン
Generator/Checker mode

BERテストに対して、Data pattern checkerまたはSerial bit comparatorのいずれかを指定します。

Serial bit comparatorをイネーブルすると、Data Pattern GeneratorによってPRBSパターンが送信されますが、シリアル・ビット・コンパレーターではそのパターンをチェックします。

Bypass modeでStartをクリックすると、シリアル・ビット・コンパレーターでカウントが開始されます。

BERテストの場合

  • インテル® Arria® 10デバイスでは、Data Pattern CheckerとHard PRBSをサポートしています。
サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Increase test range

選択したコントロールのセットに対して、テストスパンを広げます。これには、最小を1単位増加し、最大を1単位減少させます。

PMAアナログ・コントロール (DFE以外のコントロール) またはDFEコントロールのいずれかをスパンします。テストのセットアップを素早く行って、現在のベストに近いPMA設定の組み合わせによってより良い結果が得られるかどうかを確認します。

使用するには、Advancedパネルを右クリックします。

サポートされるすべてのデバイスファミリー Receiverペイン
Maximum tested bits 各テストの反復でテストされるビットの最大数を設定します。 サポートされているすべてのデバイスファミリー Receiverペイン
Number of bits tested チェッカーの最後のリセット以降にテストされるビットの数を指定します。 サポートされているすべてのデバイスファミリー Receiverペイン
Number of error bits チェッカーの最後のリセット以降に遭遇するビットの数を指定します。 サポートされているすべてのデバイスファミリー Receiverペイン
PLL refclk freq プロジェクト・ファイルに表示されるチャネル・リファレンス・クロック周波数、または測定データレートから算出されたリファレンス・クロック周波数です。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Populate with Advancedパネルを右クリックしてデバイスの現在の値をロードして開始点とするか、または自動スイープによって決定される最適な設定を最初にロードします。 インテル® Quartus® Prime開発ソフトウェアでは、Transmitter設定とReceiver設定のドロップダウン・リストで指定した値を自動的に適用します。 サポートされるていすべてのデバイスファミリー Receiverペイン
Preamble word プリアンブル・モードを使用する際に送信するワードです(ただし、ソフトPRBS Data Pattern Generatorとチェッカーを使用する場合のみ)。 サポートされているすべてのデバイスファミリー Transmitterペイン
Pre-emphasis

このプログラム可能なモジュールでは、各送信バッファー信号の送信データの高周波をブーストします。この動作によって、伝送媒体の潜在的な減衰を防止します。

 サポートされているすべてのデバイスファミリー Transmitterペイン
Receiver channel 選択した受信チャネルの名前を指定します。 サポートされているすべてのデバイスファミリー Receiverペイン
Refresh Button .pofファイルをロードした後、ダイナミック・リコンフィグレーション実行後に新しい設定をレジスターからロードします。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Reset 現在のテストをリセットします。 サポートされているすべてのデバイスファミリー Receiverペイン
Rules Based Configuration (RBC) validity checking

以前の設定に基づいて、無効な設定の組み合わせを赤色で表示します。表示場所は、Transmitter settingsとReceiver settingsの各リストです。

このオプションをイネーブルすると、設定が赤色で表示され、現在の組み合わせが無効であることが示されます。この動作によって、デザインにコンパイルできない無効な設定を手動でテストすることがにされ、長時間にわたってデバイスを無効なモードに設定することがなくなるため、回路に損傷を与える可能性を防止できます。

インテル® Arria® 10

インテル® Cyclone® 10 GX

インテル® Stratix® 10 LおよびHタイル

Receiverペイン
Run length テスト実行用にカバレッジ・パラメーターを設定します。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
RX CDR PLL status レシーバーがLock-To-Reference (LTR) モードであることを表示します。Auto-modeレシーバーデータがロック不可能な場合、この信号がLTDモードで切り替わるのは、CDRがデータにロックされている場合です。 サポートされているすべてのデバイスファミリー Receiverペイン
RX CDR data status レシーバーがLock-To-Data (LTD) モードであることを表示します。Auto-modeでデータがロック不可能な場合、この信号がHighに維持されるのは、データにロックされて切り替えがない場合です。 サポートされているすべてのデバイスファミリー Receiverペイン
Serial loopback enabled バッファーの前にシリアル・ループバックを挿入し、デバイスの同じ物理チャネル上のトランスミッターとレシーバーの組み合わせにリンクを形成できるようにします。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Start チャネル上のパターン・ジェネレーターまたはチェッカーを開始して、着信データを検証します。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Stop パターンの生成とチャネルのテストを停止します。 サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Test pattern トランスミッター・チャネルによって送信されるテストパターンです。
デバイスファミリー 使用可能なテストパターン
インテル® Arria® 10および インテル® Cyclone® 10 GX PRBS9、PRBS15、PRBS23、 PRBS31。
インテル® Stratix® 10 LおよびHタイル PRBS7、PRBS9、PRBS15、PRBS23、およびPRBS31。
インテル® Stratix® 10 Eタイル
  • NRZ: PRBS7、PRBS9、PRBS11、PRBS13、PRBS15、PRBS23、およびPRBS31。
  • PAM4: PRBS7Q、PRBS9Q、PRBS11Q、PRBS13Q、PRBS15Q、PRBS23Q、およびPRBS31Q。
サポートされているすべてのデバイスファミリー

Transmitterペイン

Receiverペイン
Time limit タイムリミットの単位と値を指定し、最大の境界タイムリミットを各テストのイタレーションに持たせます。 サポートされているすべてのデバイスファミリー Receiver
Transmitter channel 選択したトランスミッター・チャネルの名前を指定します。 サポートされているすべてのデバイスファミリー Transmitterペイン
TX/CMU PLL status トランスミッター・チャネルPLLをリファレンス・クロックにロックさせるかどうかを指定します。 サポートされているすべてのデバイスファミリー Transmitterペイン
Use preamble upon start オンにすると、プリアンブル・ワードの送信がテストパターンの前に行われます。オフにすると、テストパターンがすぐに送信されます。 サポートされているすべてのデバイスファミリー Transmitterペイン
VGA 可変ゲインアンプ (VGA) では、信号振幅を増幅し、一定の電圧振幅を保証します。これは、データがサンプリングのためにClock Data Recovery (CDR) ブロックに入る前に行われます。この割り当てによってVGA出力電圧振幅が制御されます。許容値は0から7までです。 インテル® Arria® 10および インテル® Cyclone® 10 GX Receiverペイン
VGA DC gain レシーバーのVGAゲインを指定します。VGAゲインのフルレンジは、約 -5 dB (設定0) から +7 dB (設定31) になります。 インテル® Stratix® 10 LおよびHタイル Receiverペイン
VOD control プログラマブル・トランスミッター差動出力電圧です。 サポートされているすべてのデバイスファミリー Transmitterペイン
関連情報
レベル 2 の表題