インテルのみ表示可能 — Ixiasoft
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. トランシーバー・リンクのデバッグ
9. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツールのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
2.1. Signal Tapロジック・アナライザー
2.2. Signal Tapロジック・アナライザーのタスクフローの概要
2.3. Signal Tapロジック・アナライザーのコンフィグレーション
2.4. トリガーの定義
2.5. デザインのコンパイル
2.6. ターゲットデバイスのプログラム
2.7. Signal Tapロジック・アナライザーの実行
2.8. キャプチャしたデータの表示、解析、および使用
2.9. Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグ
2.10. Signal Tapロジック・アナライザーを使用したブロックベースのデザインのデバッグ
2.11. その他の機能
2.12. デザイン例 : Signal Tapロジック・アナライザーの使用
2.13. カスタム・トリガー・フローのアプリケーション例
2.14. Signal Tapスクリプティングのサポート
2.15. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 改訂履歴
5.1. ISMCEをサポートするIPコア
5.2. In-System Memory Content Editorを使用したデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内のロケーションのモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更 改訂履歴
7.1. System Consoleの概要
7.2. System Consoleのデバッグフロー
7.3. System Consoleと相互作用するIPコア
7.4. System Consoleの起動
7.5. System ConsoleのGUI
7.6. System Consoleのコマンド
7.7. コマンドライン・モードでのSystem Consoleの実行
7.8. System Consoleサービス
7.9. System Consoleの例とチュートリアル
7.10. On-Board インテル® FPGAダウンロード・ケーブルIIのサポート
7.11. システム検証フローにおけるMATLAB*とSimulink*
7.12. 廃止予定のコマンド
7.13. System Consoleを使用したデザインの解析とデバッグ 改訂履歴
8.1. デバイスのサポート
8.2. Channel Manager
8.3. トランシーバー・デバッグ・フローの手順
8.4. トランシーバーをデバッグ可能にするためのデザイン変更
8.5. インテルFPGAにデザインをプログラムする
8.6. Transceiver Toolkitへのデザインのロード
8.7. ハードウェア・リソースのリンク
8.8. トランシーバー・チャネルの特定
8.9. トランシーバー・リンクの作成
8.10. リンクテストの実行
8.11. PMAアナログ設定の制御
8.12. ユーザー・インターフェイス設定リファレンス
8.13. 一般的なエラーのトラブルシューティング
8.14. APIリファレンスのスクリプティング
8.15. トランシーバー・リンクのデバッグ 改訂履歴
インテルのみ表示可能 — Ixiasoft
1.2.1.1. オーバーヘッド・ロジック
デバッグツールにJTAG接続が必要な場合は、SLDインフラストラクチャー・ロジックが必要です。これによってJTAGインターフェイスとの通信や、インスタンス化されたデバッグモジュール間のアービトレーションが行われます。 このオーバーヘッド・ロジックでは、ロジックエレメント (LE) を約200個使用します。これは、サポートされているデバイスで使用可能なリソースのごく一部です。デザインで使用可能なすべてのデバッグモジュールでは、オーバーヘッド・ロジックを共有します。Signal TapロジックアナライザーとLAIの両方でJTAG接続を使用します。
Signal Tapロジック・アナライザーの場合
Signal Tapロジック・アナライザーには、ロジックリソースとメモリーリソースの両方が必要です。 使用するロジックリソースの数は、タップする信号の数とトリガーロジックの複雑さに依存します。ただし、Signal Tapロジックアナライザーで使用するロジックリソースの量は、通常、ほとんどのデザインのごく一部です。
ベースライン・コンフィグレーションは、SLDアービトレーション・ロジックと基本的なトリガーロジックを備えた単一ノードで構成され、約300から400のロジックエレメント (LE) を含んでいます。ベースライン・コンフィグレーションに追加する各ノードには、約11個のLEが追加されます。ロジックリソースと比較した場合、メモリーリソースは、より重要な要素としてデザインで考慮する必要があります。メモリー使用量は、かなり大きくなる可能性があります。また、データをキャプチャするためのロジック・アナライザー・インスタンスのコンフィグレーション方法やデバッグするためにデザインに必要なサンプル深度によって異なります。Signal Tapロジック・アナライザーにはさらに、外部機器を必要としないという利点があります。これは、トリガーロジックとストレージがすべてチップ上にあるためです。
Signal Probeの場合
Signal Probeのリソース使用量は最小限です。Signal ProbeではJTAG接続の必要がないため、ロジックおよびメモリーリソースは不要です。Signal Probeに必要なのは、内部信号をデバッグ・テスト・ポイントに配線するためのリソースのみです。
Logic Analyzer Interfaceの場合
LAIでは、SLDインフラストラクチャー・ロジックのほかに、少量のロジックが必要とされ、これによりテスト中の信号間の多重化機能を実装します。データサンプルはチップ上に格納されないため、LAIではメモリーリソースは使用しません。