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9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
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5.6. トランシーバーのプランニング
Agilex™ 7 FPGAで利用可能なトランシーバー・タイルは4種類あります。
- Eタイル: ハード・イーサネットMACを備える汎用トランシーバー
- Pタイル: PCIe* Gen4トランシーバー
- Fタイル: ハード・イーサネットMACを備える汎用および PCIe* Gen4トランシーバー
Fタイルの詳細については、 PCI Express* 向けF-タイル Avalon® ストリーミングの インテル® FPGA IPユーザーガイド を参照してください。
- Rタイル: PCIe* Gen5およびCompute Express Link (CXL)
Rタイルの詳細については、 PCI Express* 向けRタイル Avalon® Streaming インテル® FPGA IPユーザーガイド を参照してください。
注: Fタイルの詳細については、 インテル® の担当者までお問い合わせください。
注: キー: GPIO (True Differential Signaling) / E-Tile 28.9G (58G) / P-Tile Gen4 (16G_ PCIe* ) 例: 次のテーブルのエントリーに576(288)/24(12)/16が含まれる場合、576個のGPIOのうち288個が真の差動信号で、24個の28.9 NRZチャネル、12個の58G PAM4チャネル、16個の最大16G/レーン PCIe* があることを意味します。
注: R2486AおよびR2486Bはパッケージ互換性がなく、移行もできません。
R2486AパッケージのEタイルの場合、チャネル・ボンディングではイーサネット・ハードIP (EHIP) にアクセスできる16チャネルをすべて使用します。EHIPにアクセス可能な16チャネルは次のとおりです。
- 0 - 3
- 8 - 15
- 20 - 23
詳細は、 Agilex™ 7 FPGAおよびSoCデバイスの概要を参照してください。