AN 886: Agilex™ 7 デバイスのデザイン・ガイドライン

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ID 683634
日付 10/09/2023
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 2. システムの仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアの考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. Agilex™ 7デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システムの仕様 x
2.1. デザインの仕様 2.2. Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの Agilex™ 7 HPSの使用 2.8. システムの仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 利用可能なHPS IPの評価 2.3.2. ソフト/ハードIPおよびI/Oインターフェイスの選択
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルとデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の密度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. NoCのデザインエントリー 5.4. EMIFに関する考慮事項 5.5. Nios® ソフトウェア・プロセッサーIP 5.6. トランシーバーのプランニング 5.7. リコンフィグレーション 5.8. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピンの多重化におけるデザインの考慮事項 5.1.6. HPS I/Oの設定: 制約とドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGAとHPS間のインターフェイス接続 5.1.9. Agilex™ 7 HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
5.1.3.1. HPSのクロック・プランニング 5.1.3.2. 早期のピン・プランニングとI/O割り当ての解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能と接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に向けたDirect to Factoryピンのサポート 5.1.3.5. 内部クロック
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMIIおよびRGMII PHYインターフェイス 5.1.7.1.3. FPGA I/Oを介して接続されるPHYインターフェイス 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGAとHPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不可能なデータアクセスの例 例1: FPGAで非キャッシュ・コヒーレント・データをHPS EMIFから直接読み出す 例2: FPGAで非キャッシュ・コヒーレント・データをHPS EMIFに直接書き込む 例3: FPGAでHPSからキャッシュ・コヒーレント・データを読み出す ガイドライン: FPGA-to-HPSブリッジをターゲットとするフルアクセスを実行します ガイドライン: FPGA-to-HPSブリッジをターゲットにし、64バイトにアライメントされたキャッシュ可能なアクセスを実行します ガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします 例4: FPGAでキャッシュ・コヒーレント・データをHPSに書き込む ガイドライン: L2 ECCが有効になっている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスが8バイト境界でアライメントされていることを確認します ガイドライン: L2 ECCが有効になっている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスで8つの書き込みストローブのグループが有効になっていることを確認します
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロックおよびリセットに関するデザインの考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン割り当ての作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングとI/O割り当ての解析 5.2.2.3. I/Oの機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能に関するガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/Oの機能およびピン接続 x
5.2.2.3.1. I/Oの信号タイプ 5.2.2.3.2. 選択可能な規格と柔軟に使用できるI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. Agilex™ 7のI/O機能
5.2.2.5. PLL機能に関するガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. NoCのデザインエントリー x
5.3.1. NoCアーキテクチャーの基本 5.3.2. NoCのデザインフロー 5.3.3. NoC IPのコンフィグレーション 5.3.4. NoC IPのインスタンス化 5.3.5. NoCの割り当て 5.3.6. NoCの物理的配置 5.3.7. コンパイル 5.3.8. シミュレーション
5.4. EMIFに関する考慮事項 x
5.4.1. メモリー・インターフェイス 5.4.2. FPGA EMIFデザインの考慮事項
5.5. Nios® ソフトウェア・プロセッサーIP x
5.5.1. Nios® V 5.5.2. Nios® II
6. ボードおよびソフトウェアの考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインにおけるピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理とデザイン 6.1.4. 熱管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスの電源投入 6.1.7. 電源ピンの接続と電源 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続と電源 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLに関するボード・デザイン・ガイドライン 6.1.7.3. トランシーバーに関するボード・デザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入とリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. Quartus® Primeのコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. インテル® FPGA ダウンロード・ケーブル
6.1.8.4. Quartus® Primeのコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレースのシグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグとトレース
6.3. ボードデザインにおけるピン接続に関する考慮事項 x
6.3.1. ボードに関連する Quartus® Primeの設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベルのシミュレーションとI/Oの高度なタイミング解析
6.3.1. ボードに関連する Quartus® Primeの設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスリソース使用率レポート 7.3. Quartus® Primeのメッセージ 7.4. タイミング制約と解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの維持とコンパイル時間の短縮 7.7. Hyperflex® でのデザイン 7.8. シミュレーション 7.9. 消費電力の解析 7.10. 消費電力の最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約と解析 x
7.4.1. タイミングの最適化と解析に推奨される割り当て
7.10. 消費電力の最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化手法 7.10.2. Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリー消費電力の削減 7.10.1.4. I/O消費電力に関するガイドライン
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. アプリケーションに対するオペレーティング・システムの選択 9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストと検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. アプリケーションに対するオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型マルチプロセッシング (SMPおよびAMP) モードの使用
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 9.8.2. ソースコード管理における考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションとHPS大容量ストレージに対する単一フラッシュの使用
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要
2. システムの仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアの考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不可能なデータアクセスの例

例1: FPGAで非キャッシュ・コヒーレント・データをHPS EMIFから直接読み出す

この例では、FPGAからHPS EMIFに格納されているデータにアクセスする必要があります。MPUがアクセスするデータと同じデータのコピーにFPGAがアクセスするには、L1データキャッシュとL2キャッシュにデータのコピーが既にある場合はそれらをフラッシュする必要があります。HPS EMIFにデータの最新コピーが含まれている場合にFPGAからこのデータにアクセスする最適なパスは、FPGAマスターからFPGA-to-HPSブリッジを介して、SDRAMを直接ターゲットとしてデータを読み取ることです。

図 9. FPGAでの非キャッシュ・コヒーレント・データの読み出し

FPGA-to-HPSブリッジを最適化して読み出しスループットを最大化するには、システム要件に基づきブリッジ幅を設定します。インテルでは、バースト対応可能なFPGAのマスターを使用し、4ビート以上のバースト長をポスティングできるSDRAMから読み出すことを推奨しています。

例2: FPGAで非キャッシュ・コヒーレント・データをHPS EMIFに直接書き込む

この例では、HPS MPUからFPGA内を起源とするデータにアクセスする必要があります。データが書き込まれた後にMPUがコヒーレンシーをもってデータにアクセスするには、転送が開始する前にソフトウェアでキャッシュラインをフラッシュまたは無効化し、書き込み後にSDRAMに最新データが含まれるようにする必要があります。キャッシュ操作を実行しないと、1つまたは複数のキャッシュラインが最終的にエビクションされ、FPGAマスターによって書き込まれたデータが上書きされる可能性があります。

図 10. FPGAでの非キャッシュ・コヒーレント・データの書き込み
注: FPGAでHPS EMIFから直接データを読み出す例1と同様に、FPGA-to-HPSブリッジを最適化して書き込みスループットを最大化するには、システム要件に基づきブリッジ幅を設定します。

例3: FPGAでHPSからキャッシュ・コヒーレント・データを読み出す

この例では、FPGAからHPSを起源とするデータにアクセスする必要があります。このデータにはHPSのMPUが最近アクセスしているため、データがまだキャッシュに含まれている可能性があります。よって、キャッシュされたデータにFPGAでアクセスすることが最適だと考えられます。ダーティー・キャッシュ・ラインをフラッシュするソフトウェアのオーバーヘッドを回避するため、FPGAでFPGA-to-HPSブリッジを介してコヒーレント読み出しを実行することができます。読み出すバッファーは比較的小さいことが重要です。そうでない場合、L2キャッシュはほとんどの転送で、SDRAMからのデータの読み出しをスラッシングする可能性があります。大規模なバッファー転送には、例1 (FPGAでHPS EMIFから直接データを読み出す) で示されているように、FPGAでFPGA-to-HPSブリッジを介して直接SDRAMにアクセスし、データを読み出すほうが適切です。

ガイドライン: FPGA-to-HPSブリッジをターゲットとするフルアクセスを実行します

トランザクションをキャッシュ可能にするには、FPGAマスターでFPGA-to-HPSブリッジから読み出し、ACE-Liteプロトコルのキャッシュ拡張信号を利用する必要があります。キャッシュ・コヒーレント・アクセスに向けたACE-Liteプロトコル信号拡張の詳細に関しては、 Agilex™ 7ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルで、キャッシュ・コヒーレンシー・ユニットのセクションを参照してください。

図 11. FPGAでのキャッシュ・コヒーレント・データの読み出し

ガイドライン: FPGA-to-HPSブリッジをターゲットにし、64バイトにアライメントされたキャッシュ可能なアクセスを実行します

HPSのCCUは、キャッシュラインと同じサイズ (64バイト) のトランザクションに向けて最適化されています。そのため、データを64バイト境界に揃え、データ幅の調整後に、512ビットFPGA-to-HPSブリッジへのバースト長が最大になるようにする必要があります。例えば、128ビットのFPGAマスターは、データを64バイトにアライメントし、バースト長4で128ビット (16バイト) 全体のアクセスを実行します。

ガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします

各バースト・トランザクションでは64バイトにアクセスするようにします。各トランザクションは、64バイト境界で開始する必要があります。

表 27.  64バイト・アライメントのバースト長
FPGAマスター幅 (ビット) アクセスサイズ (バイト) バースト長
32 4 16
64 8 8
128 16 4
256 32 2
512 64 1

例4: FPGAでキャッシュ・コヒーレント・データをHPSに書き込む

この例では、HPS MPUでFPGAを起源とするデータにアクセスする必要があります。小さなデータブロックをMPUと共有する最も効率的なメカニズムは、FPGA内のロジックでHPSへのキャッシュ可能な書き込みを実行することです。HPSに書き込まれるデータは、比較的小さなブロックの形式であることが重要です。これは、大きなブロックの書き込みはL2キャッシュのスラッシングにつながり、ほとんどの転送でキャッシュがSDRAMに書き込まれるようになるためです。大規模なバッファー転送においては、例2に示すように、SDRAMを直接ターゲットとしてFPGAでFPGA-to-HPSブリッジにデータを書き込むほうが適切です。

ガイドライン: FPGA-to-HPSブリッジをターゲットとするフルアクセスを実行します

トランザクションをキャッシュ可能にするには、FPGAマスターでFPGA-to-HPSブリッジに書き込み、ACE-Liteプロトコルのキャッシュ拡張信号を利用する必要があります。キャッシュ・コヒーレント・アクセスに向けたACE-Liteプロトコル信号拡張の詳細に関しては、 Agilex™ 7ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアルで、キャッシュ・コヒーレンシー・ユニットのセクションを参照してください。

図 12. FPGAでのキャッシュ・コヒーレント・データの書き込み略語については、HPSメモリーマップド・インターフェイスの概要にある図を参照してください。

ガイドライン: L2 ECCが有効になっている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスが8バイト境界でアライメントされていることを確認します

L2キャッシュでエラー検出と訂正 (ECC) を有効にする場合は、8バイトの各データグループが完全に書き込まれるようにする必要があります。L2キャッシュは64ビット境界でECC動作を実行するため、キャッシュ可能なアクセスを実行する際はかならず、アクセスを8バイト境界に揃え、一度に8つのレーンすべてに書き込む必要があります。これらの規則に従わないと、ダブル・ビット・エラーが発生し、回復することができません。

ECCが有効になっているか無効になっているかにかかわらず、64バイトのキャッシュ・トランザクションでは最良のパフォーマンスがもたらされます。64バイトのキャッシュ・トランザクションについては、「例3: FPGAでHPSからキャッシュ・コヒーレント・データを読み出す」のセクションにある「ガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします」を参照してください。

ガイドライン: L2 ECCが有効になっている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスで8つの書き込みストローブのグループが有効になっていることを確認します

  • 32ビットFPGAマスターからのFPGA-to-HPSアクセスでは、バースト長を2、4、8または16にし、書き込みバイトストローブをすべて有効にする必要があります。
  • 64ビットFPGAマスターからのFPGA-to-HPSアクセスでは、すべての書き込みバイトストローブを有効にする必要があります。
  • 128ビットFPGAマスターからのFPGA-to-HPSアクセスでは、上位8または下位8 (またはその両方) の書き込みバイトストローブを有効にする必要があります。
関連情報
レベル 2 の表題