インテルのみ表示可能 — GUID: qsx1557106885496
Ixiasoft
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7.4. タイミング制約と解析
デザイン・アシスタントは、インテルが推奨するデザイン・ガイドラインの標準セットに対する違反を自動的に報告します。Assignments > Settings > Design Assistant Rule Settings をクリックし、この機能を有効にします。デザイン・アシスタントの規則には、タイミング・クロージャー、クロック、CDC、リセット、フロアプランニングなどがあります。デザイン・アシスタントは、デザインの特性やレポート要件に合わせてカスタマイズすることができます。
番号 | チェック欄 | チェック項目 |
---|---|---|
1 | すべてのクロック信号やI/O遅延などのタイミング制約が完全かつ正確であることを確認します。 | |
2 | コンパイル後にタイミング・アナライザー・レポートを表示し、タイミング違反がないことを確認します。 | |
3 | Agilex™ 7デバイスへのデータ供給時に、入力I/Oの時間に違反がないようにします。 | |
4 | デザイン・アシスタントが示す違反を確認し、現在のデザインに懸念がある場合は対処します。 |
FPGAデザインフローでは、正確なタイミング制約により、タイミングに重点を置く合成ソフトウェアおよび配置配線ソフトウェアで最適な結果を得ることが可能です。タイミング制約は、デザインでタイミング要件を満たすために重要です。このタイミング要件は実際のデザイン要件を表しており、それを満たすことでデバイスの正しい動作を保証します。 Quartus® Prime開発ソフトウェアでは、各デバイスのスピードグレードごとに異なるタイミングモデルを使用してデザインを最適化および解析します。よって、正しいスピードグレードに対するタイミング解析を行う必要があります。タイミングパスを完全に制約、解析、および検証せず、要件を満たしていない場合は、最終的にプログラムされたデバイスが想定どおりに動作しない可能性があります。
Quartus® Prime開発ソフトウェアに含まれる Quartus® Prime タイミング・アナライザーは、強力なASICスタイルのタイミング解析ツールとして、デザイン内のすべてのロジックのタイミング・パフォーマンスを検証します。また、業界標準の Synopsys* Design Constraints (SDC) 形式のタイミング制約をサポートし、使いやすいGUIとインタラクティブなタイミングレポートを提供します。これは、高速ソースシンクロナス・インターフェイスやクロック多重化デザイン構造の制約に最適です。
包括的なスタティック・タイミング解析には、レジスター間、I/O、および非同期リセットパスの解析が含まれます。デザイン内のすべてのクロックの周波数と関係を指定することが重要です。入出力遅延制約を使用して、外部デバイスまたはボードのタイミング・パラメーターを指定します。外部インターフェイス・コンポーネントの正確なタイミング要件を指定して、システムの意図を正確に反映します。
タイミング・アナライザーでは、スタティック・タイミング解析をシステム全体で実行します。データ所要時間、データ到着時間、およびクロック到着時間を使用して回路性能を検証し、起こりうるタイミング違反を検出します。タイミング・アナライザーにより、デザインを正常に機能させるうえで満たすべきタイミング関係を決定します。
report_datasheet コマンドを使用して、データシート・レポートを生成することができます。これには、デザイン全体のI/Oのタイミング特性がまとめられています。
タイミング解析については、 Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーを参照してください。