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Ixiasoft
5.1.1. ファイアウォールのプランニング
5.1.2. ブートとコンフィグレーションに関する考慮事項
5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項
5.1.4. リセット・コンフィグレーション
5.1.5. HPSピンの多重化におけるデザインの考慮事項
5.1.6. HPS I/Oの設定: 制約とドライブ強度
ガイドライン: HPS専用I/OのI/O設定を正しくコンフィグレーションしていることを確認します
5.1.7. HPSインターフェイスのデザイン・ガイドライン
5.1.8. FPGAとHPS間のインターフェイス接続
5.1.9. Agilex™ 7 HPSコンポーネントの実装
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
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5.1.6. HPS I/Oの設定: 制約とドライブ強度
ガイドライン: HPS専用I/OのI/O設定を正しくコンフィグレーションしていることを確認します
HPSピン位置の割り当ては、HPSを含むプラットフォーム・デザイナー・システムを生成する際に自動的に管理されます。同様に、HPS EMIFインターフェイスのタイミングおよびI/O制約は、HPS IPに向けた Agilex™ 7外部メモリー・インターフェイスによって管理されます。HPS専用I/Oに対するI/O制約 (ドライブ強度、ウィーク・プルアップ・イネーブル、入力/出力遅延チェーン、終端設定) は、 Quartus® Prime開発ソフトウェアを使用して、FPGA I/Oと同じ方法で管理する必要があります。実装詳細に関しては、 Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの Agilex™ 7 FシリーズおよびIシリーズのHPS I/Oバンクの章を参照してください。FPGA I/Oを使用するようにコンフィグレーションされるペリフェラルもまた、ピン位置を含め、 Quartus® Prime開発ソフトウェアで完全に制約する必要があります。