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Ixiasoft
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項
5.1.7.2. USBインターフェイスのデザイン・ガイドライン
5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン
5.1.7.5. UARTインターフェイスのデザイン・ガイドライン
5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
ガイドライン: FPGAファブリックを介してI2C信号をルーティングする際は、疑似オープンドレイン・バッファーをインスタンス化します
ガイドライン: プルアップがボードデザインの外部SDAおよびSCL信号に追加されていることを確認します
ガイドライン: HighおよびLowのクロックカウントが、I2Cインターフェイスの速度に対して正確にコンフィグレーションされていることを確認します
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
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5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
ガイドライン: FPGAファブリックを介してI2C信号をルーティングする際は、疑似オープンドレイン・バッファーをインスタンス化します
FPGAを介してI2C信号をルーティングする場合、HPSからFPGAファブリックへのI2Cピン (i2c*_out_data、i2c*_out_clk) はオープンドレインではなく、論理レベルが反転していることに注意してください。よって、論理レベル0をI2Cバスに駆動するには、対応するピンをHighに駆動します。この実装は、トライステート・バッファーの出力イネーブルに直接接続することができるので便利です。オープンドレイン・バッファーを実装するには、altiobuf を使用する必要があります。
インテルでは、I2CをFPGAファブリックに対して有効にする場合に、I/Oバッファー (ALTIOBUF) IPコアを使用することを推奨しています。
ガイドライン: プルアップがボードデザインの外部SDAおよびSCL信号に追加されていることを確認します
I2C信号はオープンドレインであるため、バス上のデバイスがバスをLowに引き下げていない際に、バスを確実にHighに引き上げるためのプルアップが必要です。
図 6. FPGAピンへのI2C配線
ガイドライン: HighおよびLowのクロックカウントが、I2Cインターフェイスの速度に対して正確にコンフィグレーションされていることを確認します
I2C内部クロックは次の位置にあります。
- SDM - 125MHz
- HPS - 100MHz