インテルのみ表示可能 — GUID: vot1557106850041
Ixiasoft
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
インテルのみ表示可能 — GUID: vot1557106850041
Ixiasoft
5.2.2.7. I/O同時スイッチング・ノイズ
番号 | チェック欄 | チェック項目 |
---|---|---|
1 | 可能な限り、電圧レベルを同時に切り替えるピンの数を減らします。 | |
2 | 高スイッチングI/Oには、差動I/O規格と低電圧規格を使用します。 | |
3 | 高スイッチングI/Oには低いドライブ強度を使用します。デフォルトのドライブ強度設定は、デザインで必要な設定よりも高い場合があります。 | |
4 | 各バンク内の同時にスイッチングする出力ピンの数を減らします。可能な場合は出力ピンを複数のバンクに分散させます。 | |
5 | スイッチングI/Oをバンク全体に均等に分散させ、特定の領域のアグレッサー数を減らし、SSNを減らします (バンク使用率が100%を大きく下回っている場合)。 | |
6 | 同時にスイッチングするピンは、SSNの影響を受けやすい入力ピンから分離します。 | |
7 | 重要なクロックおよび非同期コントロール信号はグランド信号の近くに配置し、大きなスイッチング・バスから遠ざけます。 | |
8 | PLLの電源ピンから1ピンまたは2ピンしか離れていないI/Oピンは、高スイッチング・ピン、または高ドライブ強度のピンとして使用しないようにします。 | |
9 | スタガード出力遅延を使用して、出力信号を時間的にシフトする、もしくは調整可能なスルーレート設定を使用します。 |
SSNは、(近接している) 多数のI/Oで同時に電圧レベルが変化する場合に懸念されます。I/Oとクロックの接続は、推奨事項に従いプランニングします。