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9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
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8.2. オンチップ・デバッグ・ツール
Quartus® Prime検証ツールのポートフォリオには、次のインシステム・デバッグ機能が含まれています。
- Signal Probeインクリメンタル配線: 内部信号をすばやくI/Oピンに配線します。元のデザインの配線には影響しません。完全に配線されたデザインで開始します。デバッグで使用する信号を選択し、これまでに予約しているI/Oピン、または現在使用していないI/Oピンに配線します。
- Signal Tapエンベデッド・ロジック・アナライザー: 内部信号およびI/O信号の状態をプローブします。外部機器や追加のI/Oピンは必要ありません。この間、FPGAデバイスでデザインはフルスピードで動作します。カスタムのトリガー条件ロジックを定義することで、より良い精度がもたらされ、問題特定能力が向上します。外部プローブの使用や、デザインファイルの変更を行うことなく、デザイン内の内部ノードまたはI/Oピンの状態をキャプチャーすることができます。キャプチャーした信号データはすべてデバイスメモリーに格納されるため、任意の時点でデータを読み取り、解析を行うことができます。Signal Tapエンベデッド・ロジック・アナライザーは、同期インターフェイスでより良く機能します。非同期インターフェイスのデバッグには、Signal Probeまたは外部ロジックアナライザーの使用を検討し、信号がより正確に表示されるようにします。Signal Tapは、元のデザインの配線に影響する場合があります。
- ロジック・アナライザー・インターフェイス: 内部FPGA信号を外部ロジック・アナライザーに接続および送信して解析を行い、外部ロジック・アナライザーやミックスド・シグナル・オシロスコープの高度な機能を活用することができます。この機能を使用すると、多数の内部デバイス信号を少数の出力ピンにデバッグ目的で接続し、必要に応じてデザインのI/Oピンで信号を多重化することができます。
- In-System Memory Content Editor: インシステムのFPGAメモリーおよび定数への読み出し/書き込みアクセスをJTAGインターフェイスを介して行います。これにより、システムでのデバイス動作時に、FPGA内のメモリーコンテンツと定数値に対する変更をテストすることができます。
- In-System Sources and Probes: カスタム・レジスター・チェーンをセットアップし、ロジックデザインの測定されているノードを駆動またはサンプリングします。それにより、シンプルな仮想スティミュラスを入力し、測定されているノードの現在の値をキャプチャーすることができます。
- Virtual JTAG Intel® FPGA IP IPコア: 独自のシステムレベルのデバッグ・インフラストラクチャーを構築することができます。これには、プロセッサーベースのデバッグ・ソリューションとシステムレベルのデバッグに向けたソフトウェアのデバッグツールが含まれます。SLD_VIRTUAL_JTAG Intel® FPGA IPコアを直接HDLコードでインスタンス化し、1つ以上のトランスペアレントな通信チャネルを提供することで、デバイスのJTAGインターフェイスを使用してFPGAデザインの一部にアクセスします。
- EMIFデバッグ・ツールキット: Tclベースのグラフィカル・ユーザー・インターフェイスで、JTAG接続を介して通信し、回路基板上の外部メモリー・インターフェイスでキャリブレーション・ステータスとデバッグ情報を取得できるようにします。ツールキットのDriver Margining機能により、ドライバーで任意のトラフィック・パターンを使用して、メモリー・インターフェイスのマージンを測定することができます。Tclベースのグラフィカル・ユーザー・インターフェイスは、JTAG接続を介して、 Nios® IIシーケンサーが収集するメモリー・キャリブレーション・データへのアクセスを提供します。ツールキットを使用すると、ランクをマスクしてキャリブレーションを行ったり、インターフェイスの再キャリブレーションを要求したりすることができます。ツールキットのDriver Margining機能により、ドライバーで任意のトラフィック・パターンを使用して、メモリー・インターフェイスのマージンを測定することができます。EMIFツールキットでは、同じデバイス上の複数の異なるメモリー・インターフェイスと通信できますが、一度に通信できるのは1つだけです。
- トランシーバー・ツールキット: システムコンソール・テクノロジーを使用して、FPGAおよびボード設計者がトランシーバー・リンクのシグナル・インテグリティーをシステムでリアルタイムに検証し、ボードの立ち上げ時間を短縮できるようにします。複数のリンクをターゲットのデータレートで実行し、ビットエラー・レート (BER) のテストを行うことで、トランシーバー・ツールキットでボードデザインを検証します。さまざまなテストメトリクスを使用して結果を定量化し、トランシーバーのアナログ設定を調整して最適なリンク・パフォーマンスを実現します。1つまたは複数のボードで複数のデバイスを同時にテストするには、トランシーバー・ツールキットGUIのリンクテストを使用します。
- Pタイル・ツールキット: Pタイル・デバッグ・ツールキット (DTK) は、Pタイルに向けたシステムコンソールベースのツールで、物理層の PCIe* リンクのリアルタイムの制御、監視、およびデバッグを提供します。Pタイル・デバッグ・ツールキットでは、次のことが可能です。
- PCIe* リンクのプロトコルとリンクステータスの表示
- PCIe* リンクのPLLおよびチャネルごとのステータスの表示
- チャネルのアナログ設定の表示
- レシーバーのアイを表示し、各チャネルのアイの高さと幅を測定
- リンクパートナー間に接続されているリタイマーの存在を通知
- Rタイル・ツールキット: Rタイル・デバッグ・ツールキット (DTK) は、Rタイルに向けたシステムコンソールベースのツールで、 PCIe* リンクのリアルタイムの制御、監視、およびデバッグを提供します。Rタイル・デバッグ・ツールキットを使用すると、ポートごとに次のアクションを実行することができます。
- IPのコンフィグレーションとリンクステータスの監視
- PCIe* コンフィグレーション・スペースの監視
- エラーやイベント条件に関するさまざまなカウンターを監視
- レーンのマージン調整を実行し、時間マージンと電圧マージンを各チャネルの推奨マスクと比較