インテルのみ表示可能 — GUID: qnc1557106843950
Ixiasoft
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5.4.1. メモリー・インターフェイス
番号 | チェック欄 | チェック項目 |
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1 | 外部メモリー・インターフェイス Agilex™ 7コアを各メモリー・インターフェイスに使用し、 Agilex™ 7 FPGA外部メモリー・インターフェイスの概要および外部メモリー・インターフェイスIPサポートセンターのウェブページで提供されている接続のガイドラインおよび制約に従います。 | |
2 | 特定のバンクでは、ほとんどのメモリーピンは専用の位置に結び付けられています。ピンの割り当てに関しては、 Agilex™ 7デバイスファミリーのピン接続ガイドラインおよび External Memory Interface Pin Information for Agilex 7 F-Series and I-Series FPGAs を参照してください。 |
Agilex™ 7デバイスの効率的なアーキテクチャーでは、迅速かつ簡単に、幅の広い外部メモリー・インターフェイスを小型のモジュラーI/Oバンクにフィットさせることができます。 Agilex™ 7 FPGAでは、デバイスのすべての面の、トランシーバーをサポートしていない任意のI/OバンクでDDR外部メモリーをサポートすることができます。
自己校正型の外部メモリー・インターフェイスIPコアは、 Agilex™ 7のI/O構造を活用するように最適化されています。外部メモリー・インターフェイスIPコアを使用すると、外部メモリー・インターフェイスの機能を設定し、物理インターフェイス (PHY) をシステムに最適な形でセットアップすることができます。インテルのメモリー・コントローラー Intel® FPGA IPの機能を使用すると、外部メモリー・インターフェイス IPコアは自動的にインスタンス化されます。インテルFPGA IPコアを使用してデバイスに複数のメモリー・インターフェイスを設計する場合は、一度設計して複数回インスタンス化するのではなく、各インスタンスに一意のインターフェイスを生成すると良好な結果が得られます。
Agilex™ 7デバイスでは、データストローブDQSおよびデータDQのピン位置は固定されています。デバイスのピン配置を設計する前に、 Agilex™ 7外部メモリー・インターフェイスの概要で提供されているメモリー・インターフェイスのガイドラインを参照し、これらの信号およびその他のメモリー関連の信号の接続に関する詳細および重要な制約を確認します。
外部メモリー・インターフェイスIPコアでサポートされていないプロトコルを実装するには、PHY Lite for Parallel Interfaces Agilex™ 7 FPGA IPコアを使用します。
アドレス/コマンド・バンク内のアドレスピンおよびコマンドピンは、固定ピン配置スキームに従う必要があります。これは、IPコアとともに生成される <variation_name>_readme.txt ファイルで定義されています。ピン配置スキームは、メモリー・インターフェイスのトポロジーによって異なります。ピン配置スキームは、従う必要があるハードウェア要件です。スキームには、アドレスピンおよびコマンドピンの実装に3レーンが必要なものと、4レーンが必要なものがあります。