インテルのみ表示可能 — GUID: wpb1557106851510
Ixiasoft
インテルのみ表示可能 — GUID: wpb1557106851510
Ixiasoft
6.1.6. デバイスの電源投入
番号 | チェック欄 | チェック項目 |
---|---|---|
1 | 電源投入に向けたボードデザイン: デバイスがコンフィグレーションされ、コンフィグレーション・ピンが駆動されるまで、すべての Agilex™ 7 GPIOピンはトライステートになります。トランシーバー・ピンは、デバイス・ペリフェラルがコンフィグレーションされる前に高インピーダンスになります。ペリフェラルがコンフィグレーションされると、トランシーバーのキャリブレーション完了直後に終端およびVcm が設定されます。 | |
2 | 電源電圧のランプが単調になるように設計します。 | |
3 | POR時間を設定し、電源が安定するようにします。 | |
4 | 電源シーケンスおよび電圧レギュレーターを設計し、デバイスの信頼性を最大限に引き上げます。電源の接続前に、ボード間のGNDを接続します。 | |
5 | nSTATUS ピンを VCCIO_SDM に引き上げます。電源投入時に外部コンポーネントが nSTATUS をLowに駆動しないようにします。 |
パワーオンリセット (POR) 電源に必要な最小電流は、デバイスの電源投入時に利用できるようになっている必要があります。
Agilex™ 7デバイスのパワーオンリセット回路では、電源の出力が推奨動作範囲になるまでデバイスをリセット状態に保ちます。デバイスは、最大電源ランプ時間内に推奨動作範囲に到達する必要があります。ランプ時間要件を満たせないと、デバイスのI/Oピンおよびプログラミング・レジスターはトライステートのままとなり、デバイスのコンフィグレーションは失敗します。
POR遅延仕様に関しては、 Agilex™ 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。
Agilex™ 7デバイスには、パワーアップ・シーケンス要件があります。各レールのパワーアップ・タイミングとパワーダウン・タイミングを考慮して、電源シーケンス要件を満たします。
インテルでは、GNDをI/Oバッファーデザインのリファレンスとして使用します。GNDをボード間で接続してから電源に接続することで、ボード上の他のコンポーネントを介した電源経路によってボードのGNDが誤ってプルアップされることを防ぎます。これを行わないと、プルアップされたGNDにより、I/O電圧や電流の状態がインテルデバイスで仕様外になることがあります。
SDMおよびHPSバンクのすべてのI/Oピンは、デバイスのパワーアップ時とパワーダウン時に未確定の状態になります (ただし、VSIGP_0、VSIGN_0、VSIGP_1、VSIGN_1、および RREF_SDM を除く)。
HPSデータ・トランザクションはすべて、デバイスが完全にパワーアップされた後に開始します。
すべてのI/Oピンの入力信号は、パワーアップ時およびパワーダウン時のいずれの時点においても、I/Oピンが存在するバンクのI/Oバッファーの電源レールを超えることはできません。
GPIOバンクのI/Oピンを使用する場合、ピンの電圧は、デバイスの電源がオンになっていないとき、もしくはパワーアップ時およびパワーダウン時に、1.2Vと1.5Vの両方の VCCIO_PIO で1.2Vを超えないようにします。
デバイスの完全なパワーアップ後は、I/Oピンの入力信号が最大DC入力電圧仕様を超えないようにします。この最大DC入力電圧仕様は、 Agilex™ 7デバイス・データシートで指定されています。