AN 886: Agilex™ 7 デバイスのデザイン・ガイドライン

ダウンロード PDF
ID 683634
日付 10/09/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 2. システムの仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアの考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. Agilex™ 7デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システムの仕様 x
2.1. デザインの仕様 2.2. Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの Agilex™ 7 HPSの使用 2.8. システムの仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 利用可能なHPS IPの評価 2.3.2. ソフト/ハードIPおよびI/Oインターフェイスの選択
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルとデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の密度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. NoCのデザインエントリー 5.4. EMIFに関する考慮事項 5.5. Nios® ソフトウェア・プロセッサーIP 5.6. トランシーバーのプランニング 5.7. リコンフィグレーション 5.8. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピンの多重化におけるデザインの考慮事項 5.1.6. HPS I/Oの設定: 制約とドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGAとHPS間のインターフェイス接続 5.1.9. Agilex™ 7 HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
5.1.3.1. HPSのクロック・プランニング 5.1.3.2. 早期のピン・プランニングとI/O割り当ての解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能と接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に向けたDirect to Factoryピンのサポート 5.1.3.5. 内部クロック
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMIIおよびRGMII PHYインターフェイス 5.1.7.1.3. FPGA I/Oを介して接続されるPHYインターフェイス ガイドライン: プラットフォーム・デザイナーでHPSコンポーネントをコンフィグレーションする際は、PHYインターフェイスの送信クロック周波数を指定します GMIIおよびMII ガイドライン: タイミング制約を適用し、タイミング・アナライザーでタイミングを検証します。 ガイドライン: インターフェイスI/OはFPGA I/O境界でレジスターします ガイドライン: MIIモードにおける送信のタイミングを考慮します RGMIIへの適応 RMIIへの適応 ガイドライン: 50MHzの REF_CLK ソースを提供します ガイドライン: 送信と受信のデータパスおよびコントロール・パスを適応させます ガイドライン: HPS EMAC MIIの tx_clk_in クロック入力でグリッチのないクロックソースを提供します SGMIIへの適応 ガイドライン: プラットフォーム・デザイナーで利用可能なGMII to SGMII Adapter IPを使用します ガイドライン: 1000BASE-X PCSオプションでのTSE MAC IPはトランシーバーI/Oのオプションを提供しなくなったため、FPGAトランシーバーI/Oを使用してSGMII PHYインターフェイスを Agilex™ 7 HPS EMACインスタンスに実装するには、PCS I/Oオプションに「NONE」を選択する必要があります。これにより、TBIインターフェイスが提供されます。トランシーバーPHY IPは、 Agilex™ 7デバイスで個別にインスタンス化および接続する必要があります。 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGAとHPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不可能なデータアクセスの例
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロックおよびリセットに関するデザインの考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン割り当ての作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングとI/O割り当ての解析 5.2.2.3. I/Oの機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能に関するガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/Oの機能およびピン接続 x
5.2.2.3.1. I/Oの信号タイプ 5.2.2.3.2. 選択可能な規格と柔軟に使用できるI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. Agilex™ 7のI/O機能
5.2.2.5. PLL機能に関するガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. NoCのデザインエントリー x
5.3.1. NoCアーキテクチャーの基本 5.3.2. NoCのデザインフロー 5.3.3. NoC IPのコンフィグレーション 5.3.4. NoC IPのインスタンス化 5.3.5. NoCの割り当て 5.3.6. NoCの物理的配置 5.3.7. コンパイル 5.3.8. シミュレーション
5.4. EMIFに関する考慮事項 x
5.4.1. メモリー・インターフェイス 5.4.2. FPGA EMIFデザインの考慮事項
5.5. Nios® ソフトウェア・プロセッサーIP x
5.5.1. Nios® V 5.5.2. Nios® II
6. ボードおよびソフトウェアの考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインにおけるピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理とデザイン 6.1.4. 熱管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスの電源投入 6.1.7. 電源ピンの接続と電源 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続と電源 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLに関するボード・デザイン・ガイドライン 6.1.7.3. トランシーバーに関するボード・デザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入とリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. Quartus® Primeのコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. インテル® FPGA ダウンロード・ケーブル
6.1.8.4. Quartus® Primeのコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレースのシグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグとトレース
6.3. ボードデザインにおけるピン接続に関する考慮事項 x
6.3.1. ボードに関連する Quartus® Primeの設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベルのシミュレーションとI/Oの高度なタイミング解析
6.3.1. ボードに関連する Quartus® Primeの設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスリソース使用率レポート 7.3. Quartus® Primeのメッセージ 7.4. タイミング制約と解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの維持とコンパイル時間の短縮 7.7. Hyperflex® でのデザイン 7.8. シミュレーション 7.9. 消費電力の解析 7.10. 消費電力の最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約と解析 x
7.4.1. タイミングの最適化と解析に推奨される割り当て
7.10. 消費電力の最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化手法 7.10.2. Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリー消費電力の削減 7.10.1.4. I/O消費電力に関するガイドライン
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. アプリケーションに対するオペレーティング・システムの選択 9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストと検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. アプリケーションに対するオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型マルチプロセッシング (SMPおよびAMP) モードの使用
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 9.8.2. ソースコード管理における考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションとHPS大容量ストレージに対する単一フラッシュの使用
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要
2. システムの仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアの考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.7.1.3. FPGA I/Oを介して接続されるPHYインターフェイス

HPS EMAC PHYインターフェイスにFPGA I/Oを使用することは、PHYインターフェイスに対応する空きが十分にない場合や、HPS EMACでネイティブにサポートされていないPHYインターフェイスに適応する場合に有効です。

ガイドライン: プラットフォーム・デザイナーでHPSコンポーネントをコンフィグレーションする際は、PHYインターフェイスの送信クロック周波数を指定します

他のPHYインターフェイスに適応させる場合も含め、GMIIもしくはMIIには、HPS EMAC PHYインターフェイスの送信パス最大クロック周波数を指定します (GMIIの場合は125MHz、MIIの場合は25MHz)。このコンフィグレーションにより、プラットフォーム・デザイナーでのシステム生成時に、適切なクロックタイミング制約がPHYインターフェイスの送信クロックに適用されます。

GMIIおよびMII

GMIIおよびMIIは、EMAC信号をFPGAコア・ルーティング・ロジックに駆動し、最終的にFPGA I/OピンまたはFPGAコアの内部レジスターに駆動することでのみ、 Agilex™ 7で使用できるようになります。

ガイドライン: タイミング制約を適用し、タイミング・アナライザーでタイミングを検証します。

ルーティング遅延はFPGAコアとI/Oの構造で大きく異なる可能性があるため、タイミングレポートを確認し、特にGMIIの場合は、タイミング制約を作成することが重要です。GMIIは125MHzのクロックを備えており、RGMIIとは異なりシングル・データ・レートです。ただし、GMIIでは、CLKとDATA間のスキューに関してRGMIIと同じ内容を考慮する必要はありません。信号はネガティブエッジで起動して立ち上がりエッジでキャプチャーされるため、デザインでは自動的に中央に配置されます。

ガイドライン: インターフェイスI/OはFPGA I/O境界でレジスターします

コアおよびI/Oの遅延は8nsを簡単に超えるため、 インテル® ではこれらのバスを各方向でI/Oエレメント (IOE) レジスターに登録し、それらがコアのFPGAロジック・ファブリックを移動する際にアライメントが維持されるようにすることを推奨しています。送信データとコントロールでは、HPS EMACからの emac[0,1,2]_gtx_clk 出力の立ち下がりエッジでこれらの信号をラッチすることにより、clock-to-data/control の関係を維持します。受信データとコントロールは、FPGA I/O入力においてPHYをソースとする RX_CLK の立ち上がりエッジでラッチします。

ガイドライン: MIIモードにおける送信のタイミングを考慮します

MIIは、PHYが100Mbpsモードの場合は25MHz、PHYが10Mbpsモードの場合は2.5MHzであるため、最短のクロック周期は40nsです。PHYは、送信方向と受信方向の両方にクロックを供給します。送信のタイミングはPHYによって供給される TX_CLK クロックに相対するため、ターンアラウンド・タイムが懸念されることがありますが、クロック周期が40nsと長いため、通常は問題になりません。

リファレンス・クロックはFPGAを介して送信され、その後データに出力されます。15nsの入力セットアップ時間を考慮すると、往復の遅延は25ns未満でなければなりません。送信のデータとコントロールは、HPS EMAC送信パスロジックによって、PHYをソースとする TX_CLK のネガティブエッジでFPGAファブリックに起動されます。これにより、40nsのクロックからセットアップまでのタイミング・バジェットのうち20nsが取られることに注意してください。

データの到着タイミングにおける往復のクロックパス遅延によってPHYからSoCのボード伝播遅延が発生することに加え、SoCピンからHPS EMAC送信クロック・マルチプレクサーでの内部パス遅延が残りの20nsのセットアップ・タイミング・バジェットを消費するため、MIIモードの送信におけるデータとコントロールでは、場合によってはFPGAファブリックの phy_txclk_o クロック出力レジスターの立ち上がりエッジに対して送信のデータとコントロールをリタイミングする必要があります。

RGMIIへの適応

Agilex™ 7 SoCデバイスでは、FPGA I/Oピンを使用してのHPS EMAC信号のRGMIIへの適応をサポートしていません。

RMIIへの適応

FPGAのロジックを使用し、MII HPS EMAC PHY信号をFPGA I/OピンでRMII PHYインターフェイスに適応させることができます。

ガイドライン: 50MHzの REF_CLK ソースを提供します

RMII PHYは、単一の50MHzリファレンス・クロック (REF_CLK) を送信と受信のデータおよびコントロールに使用します。50MHzの REF_CLK は、ボードレベルのクロックソース、FPGAファブリックから生成されるクロック、もしくは REF_CLK の生成が可能なPHYのいずれかによって提供します。

ガイドライン: 送信と受信のデータパスおよびコントロール・パスを適応させます

FPGAファブリックで公開されるHPS EMAC PHYインターフェイスはMIIであり、10Mbpsおよび100Mbpsの動作モードでそれぞれ2.5MHzおよび25MHzの個別の送信クロック入力と受信クロック入力を必要とします。送信データパスと受信データパスはどちらも4ビット幅です。RMII PHYは10Mbpsと100Mbpsの両方の動作モードにおいて、50MHzの REF_CLK を送信データパスと受信データパスに使用します。RMIIの送信データパスおよび受信データパスは2ビット幅です。10Mbpsでは、送信および受信のデータとコントロールは、50Mhzの REF_CLK で10クロックサイクルの間安定して保たれます。FPGAファブリックの適応ロジックを提供し、HPS EMAC MIIと外部RMII PHYインターフェイスを適応させる必要があります。すなわち、25MHzおよび2.5MHzの4ビットと50MHzの2ビットを適応させ、10Mbpsモードにおいては10倍のオーバーサンプリングを行います。

ガイドライン: HPS EMAC MIIの tx_clk_in クロック入力でグリッチのないクロックソースを提供します

HPSコンポーネントのMIIインターフェイスでは、emac[0,1,2]_tx_clk_in 入力ポートで2.5および25MHzの送信クロックを必要とします。2.5MHzと25MHzの切り替えは、HPS EMACの要求に応じてグリッチなしで行う必要があります。FPGA PLLを使用して2.5MHzおよび25MHzの送信クロックを提供し、それに加えて ALTCLKCTRL IPブロックによってカウンター出力をグリッチなしで選択することが可能です。

SGMIIへの適応

GMII-to-SGMIIアダプターコアを使用し、FPGAトランシーバーI/OピンでGMII HPS EMAC PHY信号をSerial Gigabit Media Independent Interface (SGMII) PHYインターフェイスに適応させることができます。これにはFPGAのロジックとマルチギガビット・トランシーバーI/O を使用します。この適応にカスタムロジックをデザインすることは可能ですが、このセクションではプラットフォーム・デザイナーのアダプターIPを使用する方法を説明します。

ガイドライン: プラットフォーム・デザイナーで利用可能なGMII to SGMII Adapter IPを使用します

プラットフォーム・デザイナーでHPSコンポーネントをEMAC 「To FPGA」 I/Oインスタンスにコンフィグレーションし、GMIIをPHYインターフェイス・タイプとして管理インターフェイスとともに選択します。生成されるHPSコンポーネントのGMII信号をプラットフォーム・デザイナーでエクスポートしないでください。代わりに、Intel GMII-to-SGMII Adapter IPをプラットフォーム・デザイナーのサブシステムに追加し、HPSコンポーネントのGMII信号に接続します。GMII-to-SGMII Adapter IPは、プラットフォーム・デザイナーのIntel HPS EMAC Interface Splitter IPを使用して「emac」コンジットをHPSコンポーネントから切り離し、GMII-SGMII Adapterで使用できるようにします。アダプターIPは、1000BASE-X/SGMII PCS PHY-onlyモード (つまり、ソフトMACコンポーネントなし) でコンフィグレーションされたIntel Triple Speed Ethernet (TSE) MAC IPをインスタンス化します。Intel GMII to SGMII Adapter IPの使用方法に関する詳細は、エンベデッド・ペリフェラルIPユーザーガイドを参照してください。

ガイドライン: 1000BASE-X PCSオプションでのTSE MAC IPはトランシーバーI/Oのオプションを提供しなくなったため、FPGAトランシーバーI/Oを使用してSGMII PHYインターフェイスを Agilex™ 7 HPS EMACインスタンスに実装するには、PCS I/Oオプションに「NONE」を選択する必要があります。これにより、TBIインターフェイスが提供されます。トランシーバーPHY IPは、 Agilex™ 7デバイスで個別にインスタンス化および接続する必要があります。

関連情報
レベル 2 の表題