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5.1.8.1. HPSメモリーマップド・インターフェイスの概要
タイミング・クロージャーに関する考慮事項
ガイドライン: インテル® では、スレーブにマッピングされていないメモリーマップの領域を保護し、反応しない可能性のあるスレーブに対する保護を追加することを推奨しています
さらに、FPGAロジックまたはHPSがリセットされた場合に、すべてのスレーブとバスが正常にリセットされるようにします。これにより、クリーンな初期化、およびプラットフォーム・デザイナー作成のネットワーク・インターコネクトにおける古いトランザクションのクリアが可能になります。
5.1.8.2. 推奨されるシステムトポロジー
5.1.8.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点
5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
タイミング・クロージャーに関する考慮事項
ガイドライン: インテル® では、スレーブにマッピングされていないメモリーマップの領域を保護し、反応しない可能性のあるスレーブに対する保護を追加することを推奨しています
さらに、FPGAロジックまたはHPSがリセットされた場合に、すべてのスレーブとバスが正常にリセットされるようにします。これにより、クリーンな初期化、およびプラットフォーム・デザイナー作成のネットワーク・インターコネクトにおける古いトランザクションのクリアが可能になります。
5.1.8.1.1. HPS-to-FPGA ブリッジ
5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ
5.1.8.1.3. FPGA-to-HPSブリッジ
5.1.8.1.4. インターフェイス帯域幅
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
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5.1.8.1. HPSメモリーマップド・インターフェイスの概要
HPSでは、2つのメモリーマップドHPS-to-FPGAインターフェイスを公開します。
- HPS-to-FPGAブリッジ: 32、64、または128ビット幅のAdvanced Microcontroller Bus Architecture ( AMBA* ) Advanced eXtensible Interface ( AXI* )-4
- Lightweight HPS-to-FPGAブリッジ: 32ビット幅AXI-4
- FPGA-to-HPSブリッジ: 128、256、512ビット幅ACE*-Lite
図 7. Agilex™ 7 HPSの接続
タイミング・クロージャーに関する考慮事項
FPGAに公開されるブリッジは同期です。またクロック・クロッシングは、インターフェイス内で行われます。そのため、タイミング・アナライザーでは、FPGAに面しているロジックとデザインの両方がタイミングを収束していることのみを確認します。割り込みはHPSでは非同期と見なされるため、HPSロジックで内部HPSクロックドメインに再同期します。よって、タイミングを収束する必要はありません。
ガイドライン: インテル® では、スレーブにマッピングされていないメモリーマップの領域を保護し、反応しない可能性のあるスレーブに対する保護を追加することを推奨しています
- メモリーマッピングされているバスセグメントは、デフォルトのスレーブとして定義されているIPで保護されます (ギャップがある場合)。プラットフォーム・デザイナーのシステムビューで右クリックして、表示された列のデフォルトのスレーブを編集します。
- これにより、カバーされていない領域へのアクセスがこのスレーブにルーティングされます。これは任意のスレーブにすることができますが、エラースレーブまたはタイムアウト・スレーブが効果的です (スレーブエラーを返すため)。
- AXIタイムアウト・ブリッジ
- バス上に位置し (パススルー)、スレーブが応答しない場合にAXIスレーブエラーを発行し、有効な方法でトランザクションを終了します。そのため、完全なデフォルトのスレーブになります。
さらに、FPGAロジックまたはHPSがリセットされた場合に、すべてのスレーブとバスが正常にリセットされるようにします。これにより、クリーンな初期化、およびプラットフォーム・デザイナー作成のネットワーク・インターコネクトにおける古いトランザクションのクリアが可能になります。
- クロックリセットIP
- FPGAがユーザーモードに入るとリセット信号を作成します。これを使用して、すべてのIP/バスを同期リセットすることができます。
- HPSリセット出力
- (FPGAコアロジックとは別に) HPSがリセットされる場合に、IPとバスのリセットに使用することができます。