インテルのみ表示可能 — GUID: kpk1557434446335
Ixiasoft
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. アプリケーションに対するオペレーティング・システムの選択
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築
9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストと検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
インテルのみ表示可能 — GUID: kpk1557434446335
Ixiasoft
5.1.7.1.1. HPS EMAC PHYインターフェイス
Synopsys* DesignWare* 3504‑0 Universal 10/100/1000 Ethernet MAC IPバージョンに基づくEMACは3つあります。プラットフォーム・デザイナーでHPSコンポーネントをEMACペリフェラルにコンフィグレーションする際は、HPS専用I/Oバンク2にあるサポートされている次のPHYインターフェイスから1つを、各EMACインスタンスに選択する必要があります。
- Reduced Media Independent Interface (RMII)
- Reduced Gigabit Media Independent Interface (RGMII)
ガイドライン: PHYデバイスを選択する際は、必要なイーサネット・レート、使用可能なI/Oおよびトランシーバー、スキュー制御機能を提供するPHYデバイス、およびデバイスドライバーの可用性を考慮します
HPSコンポーネントによってFPGAファブリックに公開されるMIIまたはGMII PHYインターフェイスは、FPGAのソフト適応ロジックと汎用FPGA I/OおよびトランシーバーFPGA I/Oの機能を使用し、RMII、SGMII、SMII、TBIなどのほかのPHYインターフェイス標準に適合させることが可能です。
詳細は、ご利用のオペレーティング・システムで使用可能なデバイスドライバー、または Agilex™ 7トランシーバーSoC開発キットで提供されるLinuxデバイスドライバーを参照してください。
EMACは、HPS I/OおよびFPGA I/Oを介してさまざまなPHYインターフェイスと制御オプションを提供します。
注: PHYは、FPGAファブリックを介してHPS EMACへ接続することができます。その場合、GMIIをギガビットアクセスに使用し、MIIバス・インターフェイスを10/100Mbpsアクセスに使用します。このタイプのデザインの実装方法に関しては、RocketBoards.orgで提供されている Stratix® 10 SoC SGMII Reference Design を参照してください。エンベデッド・ペリフェラルIPに関しては、エンベデッド・ペリフェラルIPユーザーガイドを参照してください。
イーサネット・レートの決定
許容されるイーサネット・レートに関しては、次のドキュメントを参照してください。
- Agilex™ 7ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル
- Agilex™ 7デバイス・データシート
2 HPS専用I/Oバンクは、1.8V信号の48のI/Oで構成されます。