AN 886: Agilex™ 7 デバイスのデザイン・ガイドライン

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ID 683634
日付 10/09/2023
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 2. システムの仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアの考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. Agilex™ 7デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システムの仕様 x
2.1. デザインの仕様 2.2. Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの Agilex™ 7 HPSの使用 2.8. システムの仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 利用可能なHPS IPの評価 2.3.2. ソフト/ハードIPおよびI/Oインターフェイスの選択
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルとデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の密度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. NoCのデザインエントリー 5.4. EMIFに関する考慮事項 5.5. Nios® ソフトウェア・プロセッサーIP 5.6. トランシーバーのプランニング 5.7. リコンフィグレーション 5.8. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピンの多重化におけるデザインの考慮事項 5.1.6. HPS I/Oの設定: 制約とドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGAとHPS間のインターフェイス接続 5.1.9. Agilex™ 7 HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
5.1.3.1. HPSのクロック・プランニング 5.1.3.2. 早期のピン・プランニングとI/O割り当ての解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能と接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に向けたDirect to Factoryピンのサポート 5.1.3.5. 内部クロック
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMIIおよびRGMII PHYインターフェイス RMII インターフェイス・クロックスキーム ガイドライン: アプリケーションの REF_CLK ソースの選択に関する詳細は、 Agilex™ 7デバイス・データシートを確認します ガイドライン: データおよびコントロール信号の配線遅延およびスキューを考慮し、HPS SoCデバイスのデータシートおよびPHYデータシートで指定されているセットアップおよびホールドを満たすようにします ガイドライン: REF_CLKソースがデューティー・サイクル要件を満たしていることを確認します RGMII I/Oピンのタイミング 送信パスのセットアップおよびホールド ガイドライン: Agilex™ 7デバイスからの TX_CLK の場合、1.8nsのI/O遅延を導入し、RGMII仕様にある1.0nsの PHY 最小入力セットアップおよびホールド時間を満たす必要があります 受信パスのセットアップおよびホールド ガイドライン: PHYがRGMII-IDをサポートしていない場合、 Agilex™ 7 SoC HPS専用I/Oのコンフィグレーション可能な遅延要素を使用して、RX_CLK を RX_DATA/CTLのデータ有効ウィンドウの中央に配置します 5.1.7.1.3. FPGA I/Oを介して接続されるPHYインターフェイス 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGAとHPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. HPS-to-FPGAインターフェイス・デザインに推奨される開始点 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不可能なデータアクセスの例
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロックおよびリセットに関するデザインの考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン割り当ての作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングとI/O割り当ての解析 5.2.2.3. I/Oの機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能に関するガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/Oの機能およびピン接続 x
5.2.2.3.1. I/Oの信号タイプ 5.2.2.3.2. 選択可能な規格と柔軟に使用できるI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. Agilex™ 7のI/O機能
5.2.2.5. PLL機能に関するガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. NoCのデザインエントリー x
5.3.1. NoCアーキテクチャーの基本 5.3.2. NoCのデザインフロー 5.3.3. NoC IPのコンフィグレーション 5.3.4. NoC IPのインスタンス化 5.3.5. NoCの割り当て 5.3.6. NoCの物理的配置 5.3.7. コンパイル 5.3.8. シミュレーション
5.4. EMIFに関する考慮事項 x
5.4.1. メモリー・インターフェイス 5.4.2. FPGA EMIFデザインの考慮事項
5.5. Nios® ソフトウェア・プロセッサーIP x
5.5.1. Nios® V 5.5.2. Nios® II
6. ボードおよびソフトウェアの考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインにおけるピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理とデザイン 6.1.4. 熱管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスの電源投入 6.1.7. 電源ピンの接続と電源 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続と電源 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLに関するボード・デザイン・ガイドライン 6.1.7.3. トランシーバーに関するボード・デザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入とリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. Quartus® Primeのコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. インテル® FPGA ダウンロード・ケーブル
6.1.8.4. Quartus® Primeのコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレースのシグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. Agilex™ 7 SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグとトレース
6.3. ボードデザインにおけるピン接続に関する考慮事項 x
6.3.1. ボードに関連する Quartus® Primeの設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベルのシミュレーションとI/Oの高度なタイミング解析
6.3.1. ボードに関連する Quartus® Primeの設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスリソース使用率レポート 7.3. Quartus® Primeのメッセージ 7.4. タイミング制約と解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの維持とコンパイル時間の短縮 7.7. Hyperflex® でのデザイン 7.8. シミュレーション 7.9. 消費電力の解析 7.10. 消費電力の最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約と解析 x
7.4.1. タイミングの最適化と解析に推奨される割り当て
7.10. 消費電力の最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化手法 7.10.2. Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリー消費電力の削減 7.10.1.4. I/O消費電力に関するガイドライン
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. アプリケーションに対するオペレーティング・システムの選択 9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 9.9. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストと検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. アプリケーションに対するオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型マルチプロセッシング (SMPおよびAMP) モードの使用
9.8. Linux*に向けたソフトウェア開発プラットフォームの構築 x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン (GSRD) 9.8.2. ソースコード管理における考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションとHPS大容量ストレージに対する単一フラッシュの使用
1. Agilex™ 7デバイスのデザイン・ガイドラインの概要
2. システムの仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアの考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. Agilex™ 7 SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.7.1.2. RMIIおよびRGMII PHYインターフェイス

RMIIまたはRGMII PHYインターフェイスのどちらを使用するかを決定します。

RMII

RMIIは、システム同期、50MHzの単一中央クロックソース (REF_CLK) をすべてのポートの送信パスおよび受信パスに使用します。これにより、各ポートの TX_CLK/RX_CLK ソース・シンクロナス・クロック・ペアではなく、単一のボード・オシレーターをデザインで使用できるため、ポート密度が高いシステムにおいてシステムのクロックが簡素になり、ピン数が低減します。

RMIIは2ビット幅の送信および受信データパスを使用します。すべてのデータおよびコントロール信号は、REF_CLK 立ち上がりエッジに同期しています。RX_ER コントロール信号は使用されません。10Mbpsモードでは、データおよびコントロール信号はすべて、REF_CLK で10クロックサイクル間、有効に保たれます。

図 2. RMII MAC/PHYインターフェイス

インターフェイス・クロックスキーム

EMACおよびRMII PHYでは、50MHzの REF_CLK ソースを提供することができます。HPS_OSC_CLK 入力などの既存のクロックソースを使用することにより、内部PLLでシステムのクロックデザインをさらに簡素化し、クロックソースの追加を不要にします。

このセクションでは、HPS EMACまたはPHYをソースとする REF_CLK のシステム・デザイン・シナリオの両方について説明します。

ガイドライン: アプリケーションの REF_CLK ソースの選択に関する詳細は、 Agilex™ 7デバイス・データシートを確認します

注: 選択したPHYがアプリケーションの REF_CLK クロックスキームをサポートしていることを確認します。 Agilex™ 7デバイス・データシートで指定されている要件および考慮事項に注意してください。
REF_CLK のソースには、次の2つの方法のいずれかを使用することができます。
  • HPSをソースとする REF_CLK
  • PHYをソースとする REF_CLK
図 3. HPSをソースとするREF_CLKこのスキームでは、EMACのHPS RMII I/O TX_CLK 出力を、HPS RMII I/O RX_CLK および PHY REF_CLK 入力に接続します。
図 4. PHYをソースとするREF_CLKこのスキームでは、PHYの REF_CLK 出力をEMACのHPS RMII I/O RX_CLK 入力に接続します。EMACのHPS RMII I/O TX_CLK 出力は未接続のままにします。REF_CLK を供給できるPHYは通常、ピン・ブートストラップを介してそのようにコンフィグレーションされます。また、REF_CLK 生成のための外部水晶またはクロック入力が必要です。

RX_CLK の配線がデイジーチェーン接続で、ソースからMACそしてPHYに、またはソースからPHYになっている場合は、フライトタイムの違いを考慮する必要があります。この2つの REF_CLK ロードでは異なる時間にクロックが観察されます。

ガイドライン: データおよびコントロール信号の配線遅延およびスキューを考慮し、HPS SoCデバイスのデータシートおよびPHYデータシートで指定されているセットアップおよびホールドを満たすようにします

信号長の一致は必要ありません。ただし、信号長が24インチを超える場合は、クロック遅延とデータ遅延についての基本的なタイミング解析を実行する必要があります。

周期は、50MHzの REF_CLK で20nsです。また、PHYの設定が10Mbpsモードか100Mbpsモードかにかかわらず、この周波数は変わりません。

HPS EMACのすべてのクロックは RX_CLK に基づいています。そのため、EMACまたはPHYからの REF_CLK の Tco および PCB のフライトタイムは、無視することができます。最大12インチまでの一般的なボードトレースで生じるフライトタイムは、わずか2nsです。また、RXD と RX_CLK の Tsu は最小4nsです。これは、20nsの周期を大きく下回っています。

RXD と RX_CLK の2nsのホールド要件もまた、容易に満たすことができます。TXD の Tco は RX_CLK に対して、MACとPHYのいずれの場合でも2nsを超えます。 Agilex™ 7 SoCデバイスの場合、TXD の Tco は RX_CLK に対して2nsから10nsになります。

ガイドライン: REF_CLKソースがデューティー・サイクル要件を満たしていることを確認します

REF_CLK に対するジッター仕様はありませんが、デューティー・サイクル要件は35%から65%です。この要件を満たすのは、 Agilex™ 7 SoCデバイスのPLLおよびGPIOのクロック出力、またはHPS IPからの TX_CLK 信号のクロック出力です。

RGMII

RGMIIは、PHY層で10Mbps、100Mbps、および1000Mbpsの接続速度をサポートするため、最も一般的なインターフェイスです。

RGMIIでは、4ビット幅の送信データパスおよび受信データパスを使用し、それぞれに独自のソース・シンクロナス・クロックがあります。送信データおよびコントロール信号はすべて TX_CLK にソース・シンクロナスで、受信データおよびコントロール信号はすべて RX_CLK にソース・シンクロナスです。

すべての速度モードにおいて、TX_CLK はMACから供給され、RX_CLK はPHYから供給されます。1000Mbpsモードでは、TX_CLK および RX_CLK は125MHzで、デュアル・データ・レート (DDR) 信号が使用されます。10Mbpsおよび100Mbpsモードでは、TX_CLK および RX_CLK はそれぞれ2.5MHzおよび25MHzで、立ち上がりエッジのシングル・データ・レート (SDR) 信号が使用されます。

図 5. RGMII MAC/PHYインターフェイス

I/Oピンのタイミング

このセクションでは、1000Mbpsモードにおける要件を満たすという観点からRGMIIインターフェイスのタイミングについて説明します。インターフェイスのタイミングマージンは、1000Mbpsモードの場合に最も厳しいため、ここでは1000Mbpsモードの場合のシナリオのみを検討します。

125MHzにおける周期は8nsですが、両方のエッジが使用されるため、有効周期はわずか4nsになります。TXバスおよびRXバスは独立しておりソース・シンクロナスであるため、タイミングが簡潔になります。RGMIIの仕様では、いずれの方向でもレシーバー側で CLK が DATA から最小1.0nsおよび最大2.6ns遅延するように要求しています。

すなわち、TX_CLK はMAC出力から PHY 入力に、RX_CLK は PHY 出力から MAC 入力に遅延する必要があります。信号は、出力ピンで測定された場合に各方向+/- 500ps RGMII スキュー仕様内でソース・シンクロナスに送信されます。それぞれの方向に必要な最小遅延は1nsですが、 インテル® では1.5nsから2.0nsの遅延をターゲットとし、大幅なタイミングマージンを確保することを推奨しています。

送信パスのセットアップおよびホールド

送信に重要なのは、TX_CTL と TXD[3:0] に対する TX_CLK のセットアップおよびホールドのみです。 Agilex™ 7 HPS I/Oは、出力で最大3 nsの追加遅延を100psまでの増分で提供することができます。具体的な値については、 Agilex™ 7デバイス・データシートを参照してください。HPS専用I/O使用時にEMACの TX_CLK 出力に追加される遅延は、HPSプラットフォーム・デザイナーIPコンポーネントの I/O Delays パラメーターでコンフィグレーションすることができます。

ガイドライン: Agilex™ 7デバイスからの TX_CLK の場合、1.8nsのI/O遅延を導入し、RGMII仕様にある1.0nsの PHY 最小入力セットアップおよびホールド時間を満たす必要があります

受信パスのセットアップおよびホールド

受信タイミングを考慮する際に必要なのは、RX_CTL と RXD[3:0] に対する RX_CLK のセットアップおよびホールドのみです。 Agilex™ 7 HPS I/Oは、入力で最大3nsの追加遅延を提供することができます。具体的な値については、 Agilex™ 7デバイス・データシートを参照してください。 Agilex™ 7デバイスの入力では、最大2.25nsのI/O遅延により、RX_CLK のこのタイミングを達成することができます。PHY側もしくはボードトレースの遅延側のほかの内容を考慮する必要はありません。HPS専用I/O使用時にEMACの RX_CLK 出力に追加される遅延は、HPSプラットフォーム・デザイナーIPコンポーネントの I/O Delays パラメーターでコンフィグレーションすることができます。

ガイドライン: PHYがRGMII-IDをサポートしていない場合、 Agilex™ 7 SoC HPS専用I/Oのコンフィグレーション可能な遅延要素を使用して、RX_CLK を RX_DATA/CTLのデータ有効ウィンドウの中央に配置します

関連情報
3 この値は特性評価中です。
レベル 2 の表題